verilog语言编写八选一数据选择器.doc
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1、Verilog八选一选择器八选一选择器一、 实验目的编写一个八选一的选择器,并在verilog软件上进行仿真。二、 代码1、 源代码(1)用数据流描述的八选一多路选择器模块,采用了逻辑方程module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;assign out=s2?(s1?(s0?i7:i6):(s0?i5:i4):(s1?(s0?i3:i2):(s0?i1:i0);endmodule(2)用数据流描述的八选一多路选择器模块
2、,采用了条件操作语句module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;assign out=(s2&s1&s0&i0)| (s2&s1&s0&i1)| (s2&s1&s0&i2)| (s2&s1&s0&i3)| (s2&s1&s0&i4)| (s2&s1&s0&i5)| (s2&s1&s0&i6)| (s2&s1&s0&i7);endmodule(3)用行为及描述的八选一多路选择器模块可描述为:module mux8_to_
3、1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;reg out;always (s2 or s1 or s0 or i0 or i1 or i2 or i3 or i4 or i5 or i6 or i7)begin case(s2,s1,s0) 3b000:out=i0; 3b001:out=i1; 3b010:out=i2; 3b011:out=i3; 3b100:out=i4; 3b101:out=i5; 3b110:out=i6; 3b111:
4、out=i7; defult:$dispiay(Invalid control signals); endcaseendendmodule或者是:module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;reg out;always (s2 or s1 or s0 or i0 or i1 or i2 or i3 or i4 or i5 or i6 or i7)begin case(s2,s1,s0) 3d1:out=i0; 3d2:
5、out=i1; 3d3:out=i2; 3d4:out=i3; 3d5:out=i4; 3d6:out=i5; 3d7:out=i6; 3d8:out=i7; defult:$dispiay(Invalid control signals); endcaseendendmodule2、 激励模块timescale 1ns/100psmodule mux8_to_1_tb;reg I0,I1,I2,I3,I4,I5,I6,I7;reg S2,S1,S0;wire OUT;mux8_to_1 ul( .out(OUT), .i0(I0), .i1(I1), .i2(I2), .i3(I3), .i
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