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1、.红色飓风III开发板USB2FPGA实验指导Red Logic目录第一章FX2特性介绍.311介绍.312结构.313特征.4第二章Slave FIFO传输.521概述.522硬件连接.523 Slave FIFO的几种传输方式.6231 同步Slave FIFO写.6232 同步Slave FIFO读.9233异步Slave FIFO写.11234异步Slave FIFO读.12第三章 寄存器设置.1531 IFCONFIG.1532 PINFLAGSAB/CD.1633 FIFORESET.1734 FIFOPINPOLAR.1835 EPxCFG.1836 EPxFIFOCFG.193
2、7 EPxAUTOINLENH/L.2038 EPxFIFOPFH/L.2139 INPKTEND.22310 OUTPKTEND.22311 EPxFIFOIE和EPxFIFOIRQ.22312PORTACFG.23313 EPxFIFOBCH EPxFIFOBCL.23314 EP2468FIFOFLAG24315其它通用寄存器.25第四章 同步slave fifo测试操作指南.2641安装软件包.2642同步写FIFO测试.2643同步读FIFO测试.30第五章 红色飓风II开发板USB2FPGA软件设计.3351 68013固件程序设计.3352 FPGA源代码设计35第六章 USB2
3、FPGA硬件原理图.37第七章 改板后注意的问题.37附录1 版本历史39一FX2特性介绍11介绍Cypress Semiconductor公司的EZUSB FX2是世界上第一款集成USB2.0的微处理器,它集成了USB2.0收发器、SIE(串行接口引擎)、增强的8051微控制器和可编程的外围接口。FX2这种独创性结构可使数据传输率达到56Mbytes/s,即USB2.0允许的最大带宽。在FX2中,智能SIE可以硬件处理许多USB1.1和USB2.0协议,从而减少了开发时间和确保了USB的兼容性。GPIF(General Programmable Interface)和主/从端点FIFO(8位
4、或16位数据总线)为ATA、UTOPIA、EPP、PCMCIA和DSP等提供了简单和无缝连接接口。12结构CY7C68013结构图如图1所示。它有三种封装形式:56SSOP,100TQFP和128TQFP。13特征: 内嵌480MBit/s的收发器,锁相环PLL,串行接口引擎SIE集成了整个USB 2.0协议的物理层。 为适应USB 2.0的480MBit/s的速率,FIFO端点可配置成2,3,4个缓冲区。 内嵌可工作在48MHz的增强型8051,它具有以下特征:- 具有256Byte的寄存器空间,两个串口,三个定时器,两个数据指针。- 四个机器周期(工作在48MHz下时为83.3ns)即组成
5、一个指令周期。- 特殊功能寄存器(包括I/O口控制寄存器)可高速访问。- 应用USB向量中断,具有极短的ISR响应时间。- 只用作USB事务管理,控制,不参与数据传输,较好地解决了USB高速模式的带宽问题。 “软配置”USB固件可由USB总线下载,片上不需集成ROM。 拥有四个FIFO接口,可工作在内部或外部时钟下。端点和FIFO接口的应用使外部逻辑和USB总线可高速连接。 内嵌通用可编程接口GPIF,它是一个状态机,可充当主控制器,提供外部逻辑和USB总线的“无胶粘贴”。 一种单片USB 2.0外设解决方案,不需要外部的协议物理层,FX2把所有的功能集成在一个芯片上。二、Slave FIFO
6、传输21概述当有一个与FX2芯片相连的外部逻辑只需要利用FX2做为一个USB 2.0接口而实现与主机的高速通讯,而它本身又能够提供满足Slave FIFO要求的传输时序,可以做为Slave FIFO主控制器时,即可考虑用此传输方式。Slave FIFO传输的示意图如下:主机收发器和SIEFIFO端点缓冲区8051固件外部逻 辑SlaveFIFO从控制器在这种方式下,FX2内嵌的8051固件的功能只是配置Slave FIFO相关的寄存器以及控制FX2何时工作在Slave FIFO模式下。一旦8051固件将相关的寄存器配置完毕,且使自身工作在Slave FIFO模式下后,外部逻辑(如FPGA)即可
7、按照Slave FIFO的传输时序,高速与主机进行通讯,而在通讯过程中不需要8051固件的参与。22硬件连接(标准)在Slave FIFO方式下,外部逻辑与FX2的连接信号图如下:IFCLK:FX2输出的时钟,可做为通讯的同步时钟;FLAGA,FLAGB,FLAGC,FLAGD:FX2输出的FIFO状态信息,如满,空等;SLCS:FIFO的片选信号,外部逻辑控制,当SLCS输出高时,不可进行数据传输;SLOE:FIFO输出使能,外部逻辑控制,当SLOE无效时,数据线不输出有效数据;SLRD:FIFO读信号,外部逻辑控制,同步读时,FIFO指针在SLRD有效时的每个IFCLK的上升沿递增,异步读
8、时,FIFO读指针在SLRD的每个有效无效的跳变沿时递增;SLWR:FIFO写信号,外部逻辑控制,同步写时,在SLWR有效时的每个IFCLK的上升沿时数据被写入,FIFO指针递增,异步写时,在SLWR的每个有效无效的跳变沿时数据被写入,FIFO写指针递增;PKTEND:包结束信号,外部逻辑控制,在正常情况下,外部逻辑向FX2的FIFO中写数,当写入FIFO端点的字节数等于FX2固件设定的包大小时,数据将自动被打成一包进行传输,但有时外部逻辑可能需要传输一个字节数小于FX2固件设定的包大小的包,这时,它只需在写入一定数目的字节后,声明此信号,此时FX2硬件不管外部逻辑写入了多少字节,都自动将之打
9、成一包进行传输;FD15:0:数据线;FIFOADR1:0:选择四个FIFO端点的地址线,外部逻辑控制。23 Slave FIFO的几种传输方式231 同步Slave FIFO写同步Slave FIFO写的标准连接图如下:同步Slave FIFO写的标准时序如下:IDLE:当写事件发生时,进状态1;状态1:使FIFOADR1:0指向IN FIFO,进状态2;状态2:如FIFO满,在本状态等待,否则进状态3;状态3:驱动数据到数据线上,使SLWR有效,持续一个IFCLK周期,进状态4;状态4:如需传输更多的数,进状态2,否则进状态IDLE。状态跳转示意图如下:几种情况的时序图示意如下(FULL,
10、EMPTY,SLWR,PKTEND均假定低有效):图示FIFO中本来没有数据,外部逻辑写入第一个数据时的情况。图示假定FX2设定包大小为512字节,外部逻辑向FIFO端点中写入的数据达512字节时的情况。此时FX2硬件自动将已写入的512字节打成一包准备进行传输,这个动作就和在普通传输中,FX2固件向FIFO端点中写入512字节后,把512这个数写入EPxBC中一样,只不过这个过程是由硬件自动完成的。在这里可以看出“FX2固件不参与数据传输过程”的含义了。外部逻辑只须按上面的时序图所示的时序向FIFO端点中一个一个字节(或字)地写数,写到一定数量,FX2硬件自动将数据打包传输,这一切均不需固件
11、的参与,由此实现高速数据传输。图示的是FIFO端点被写满时的情况。232 同步Slave FIFO读:同步Slave FIFO读的标准连接图如下:同步Slave FIFO读的标准时序如下:IDLE:当读事件发生时,进状态1;状态1:使FIFOADR1:0指向OUT FIFO,进状态2;状态2:使SLOE有效,如FIFO空,在本状态等待,否则进状态3;状态3:从数据线上读数,使SLRD有效,持续一个IFCLK周期,以递增FIFO读指针,进状态4;状态4:如需传输更多的数,进状态2,否则进状态IDLE。状态跳转示意图如下:几种情况的时序图示意如下(FULL,EMPTY,SLRD,SLOE均假定低有
12、效):图示正常情况时的时序。图示FIFO被读空时的情况。233 异步Slave FIFO写:异步Slave FIFO写的标准连接图如下:异步Slave FIFO写的标准时序如下:IDLE:当写事件发生时,进状态1;状态1:使FIFOADR1:0指向IN FIFO,进状态2;状态2:如FIFO满,在本状态等待,否则进状态3;状态3:驱动数据到数据线上,使SLWR有效,再无效,以使FIFO写指针递增,进状态4;状态4:如需传输更多的数,进状态2,否则进状态IDLE。状态跳转示意图如下:几种情况的时序图示意如下(FULL,EMPTY,SLWR,PKTEND均假定低有效):图示FIFO中本来没有数据,
13、外部逻辑写入第一个数据时的情况。234 异步Slave FIFO读:异步Slave FIFO读的标准连接图如下:异步Slave FIFO读的标准时序如下:IDLE:当读事件发生时,进状态1;状态1:使FIFOADR1:0指向OUT FIFO,进状态2;状态2:如FIFO空,在本状态等待,否则进状态3;状态3:使SLOE有效,使SLRD有效,从数据线上读数,再使SLRD无效,以递增FIFO读指针,再使SLOE无效,进状态4;状态4:如需传输更多的数,进状态2,否则进状态IDLE。状态跳转示意图如下:几种情况的时序图示意如下(FULL,EMPTY,SLRD,SLOE均假定低有效):图示正常情况时的
14、时序。三、寄存器设置slave fifo模式下常用寄存器 IFCONFIGEPxFIFOPFH/LPINFLAGABPORTACFGPINFLAGCKINPKTENDFIFORESETEPxFLAGIEFIFOPINPOLAREPxFLAGIRQEPxCFGEPxFIFOBCH:LEPxFIFOCFGEPxFLAGSEPxAUTOINLENH:LEPxBUF31 IFCONFIG(E601):接口配置寄存器IFCLKSRC:FIFO时钟内部/外部时钟源选择,0外部时钟源,1内部时钟源。3048MHZ:如选择内部时钟,30MHz/48MHz频率选择,0 IFCLK时钟30M,1 IFCLK时钟4
15、8M。IFCLKOE:IFCLK时钟输出使能,0关闭,1打开。IFCLKPOL:IFCLK输出反转使能,0不反转,1反转。ASYNC:Slave FIFO同步/异步工作方式选择,0同步,1异步。GSTATE:选择是否将GSTATE2:0在PORTE2:0输出,0关闭,1使能。IFCFG1:0:FX2 I/O端口模式选择,也既是上面所说的FX2与外部逻辑传输方式的选择。00:I/O方式;01:reserved;10:Slave FIFO方式;11:GPIF方式。32 PINFLAGSAB/CD(E602:E603):FLAGx引脚配置寄存器FLAGA,FLAGB,FLAGC,FLAGD反映FIF
16、O状态选择。每个脚有编址/固定两种模式:如设为编址模式,则它们都反映FIFOADR1:0脚当前所指端点的状态,其中,FLAGA反映“可编程极限”,FLAGB反映“满”标志,FLAGC反映“空”标志,FLAGD不存在;如设为固定模式,它们均可任意设置成反映任意端点的任意标志,而不受限于FIFOADR1:0脚当前所指端点的状态。Slave fifo模式中,用引脚FLAGAFLAGD来定义用端点FIFO的状态,并可灵活编程来实现FLAGx设置,见表3.2说明:1 PF表示FIFO编程状态,EF表示FIFO已空,FF表示FIFO已满2 0000为索引模式,其它为固定模式33 FIFORESET(E60
17、4):端点缓冲区复位寄存器将FIFO复位到初始状态。具体过程是,写0x80到此寄存器,NAK所有主机请求;写0x02,0x04,0x06,0x08分别复位各个端点;写0x00,结束复位过程。一般,在每一次开始进行slave FIFO或GPIF传输之前,先复位端点,再清空端点,然后即可进行数据传输。NAKALL关闭NAK功能,用NAK响应主控器请求,例如在复位端点FIFO时,为了保证复位正常,防止主控器请求的干扰,先写入0x80,然后复位端点,最后写入0x00,使能请求响应。EP3EP0,1复位对应的端点缓冲区,其中EP3EP0分别对应端点EP8,EP6,EP4,EP2。34 FIFOPINPO
18、LAR(E609):控制引脚极性设置寄存器Slave FIFO引脚极性设置:0低有效,1高有效。提示:PF极性没有提供寄存器设置,为高有效。35 EPxCFG(E610:E615):端点2,4,6,8配置VALID0端点无效,1端点有效DIR端点方向,=OUT方向,1=IN方向,默认端点2,4为IN,端点6,8为OUTTYPE1,TYPE0端点类型,见表3.4SIZE缓冲区大小(仅端点和端点),=512字节,=1024字节BUF1,BUF0端点缓冲区个数(仅端点和端点6),见表.53 6 EPxFIFOCFG(E618:E61B):端点FIFO配置寄存器INFM1:FIFO状态标志是否提前一个
19、字节有效选择,IN端点满减,使能,非使能。OEP1:FIFO状态标志是否提前一个字节有效选择,OUT端点空加1,使能,非使能。AUTOOUT:在前面,我们说Slave FIFO方式下的数据传输过程不需要FX2固件的参与,实际上是不确切的,应该说,FX2固件可以不参与数据传输过程,也可以参与。AUTOOUT即可设置。如果设置AUTOOUT为1,则就如上面所说的,FX2固件只需要完成初始化工作,真正的数据传输是不需要FX2固件的参与的,具体的说,当FX2从主机收到一包数据时,外部逻辑即可看到FIFO端点缓冲区状态的改变,然后从中取数。如果设置AUTOOUT为0,则数据传输过程就需要FX2参与了,此
20、时当FX2从主机收到一包数据时,FIFO端点缓冲区状态的改变并不会立刻在端口显现,而是固件先看到FIFO端点状态的改变,此时,FX2固件可以做三件事情:a向OUTPKTEND中的SKIP位写0,使FIFO端点状态的改变在端口显现,从而使外部逻辑可以从FIFO端点中读取数据;b向OUTPKTEND中的SKIP位写1,丢掉这包数据,这样就相当于主机从来就没有发送这一包数据,外部逻辑当然也不能从FIFO端点中读到这一包数据了;c从新编辑这一包数据,设置完全重写整个包的数据,再写EPxBC寄存器,把数据传给外部逻辑。在FX2复位之后,如果其OUT端点缓冲区内有一包数据未处理,这包数据并不会自动传给外部
21、逻辑。所以,为保证OUT端点缓冲区内没有未处理数据,在reset FX2后,要清空一下OUT端点缓冲区,具体做法就是向SKIP位写1(OUT端点缓冲区有几个缓冲区就写几次)。AUTOIN:Auto IN和Auto OUT有一点不同,在Auto OUT里,包的大小只能是512或1024,而在Auto IN里,包的大小可以任意设定,甚至可以是0字节,这可以通过EPxAUTOINLENTH/L设置。 和AUTOOUT类似,当设置AUTOIN 0时,FX2固件可以传输,丢弃,修改外部逻辑传过来的数据,这通过向INPTKEND寄存器的SKIP写不同的值实现。ZEROLENIN:是否允许传输0字节,1使能
22、,非使能。WORDWIDE:8 Bit,16 Bit选择。当选择8 Bit模式时,Port B将是FD7:0;当选择16 Bit模式时,Port D将是FD15:8,1则为位,则为位。37 EPxAUTOINLENH/L(E620:E627):端点,4,6,8AUTOIN长度设置(仅IN端点有效)设置AUTOIN时自动传输的包大小(注意,不能大于IN端点的缓冲区的大小)。说明:PL10仅端点2和有效38 EPxFIFOPFH/L(E630:E637):FIFO可编程PF状态长度设置DECIS0小于等于门限值PF有效,大于等于门限值PF有效PKSTAT1. OUT端点FIFO:门限值为PFC12
23、:0设置,当FIFO长度小于等于门限值(DECIS=0),或者FIFO长度大于等于门限值(DECIS=1),则PF有效。2. IN端点FIFO,且PKTSTAT=1:门限值为PFC9:03. IN端点FIFO,且PKTSTAT=0:门限值由两部分组成:PKTS2:0(数据包)再加上PFC9:0(当前数据长度)。解释:对于OUT包,极限存储在PFC12:0中,在整个FIFO缓冲区中的数据数目少于等于(DECIS0)或大于等于(DECIS1)这个极限时,PF将有效。对于IN包,当PKTSTAT1时,极限存储在两部分:PKTS2:0存储极限包数(已经交给SIE但未传给主机的包数),PFC9:0存储极
24、限字节数(正在编辑的包里的字节数)。在整个FIFO缓冲区中的数据数目少于等于(DECIS0)或大于等于(DECIS1)这个极限时,PF将有效。39 INPKTEND(E648):结束IN传输SKIP当ENH_PKT(REVCTL寄存器bit0)为1时,0表示自动“分配”一个IN缓冲区,1表示将跳过一个IN缓冲区EP3,EP2,EP1,EP0代替PKTEND引脚功能,软件强行结束IN端点8,6,4,2 IN数据传输,传输短包。310 OUTPKTEND(E649):强行结束OUT传输寄存器SKIP当ENH_PKT(REVCTL寄存器bit0)为1时,0表示自动“分配”一个OUT缓冲区,1表示将跳
25、过一个OUT缓冲区EP3,EP2,EP1,EP0代替EPxBLH.7=1引脚功能,软件强行结束OUT端点8,6,4,2数据传输。311 EPxFIFOIE和EPxFIFOIRQ(E652:E657):端点FIFO中断(INT4)使能和请求EDGPFPF中断触发沿,0上升沿触发,下降沿触发PF使能端点FIFO PF中断,非使能EF使能端点FIFO EF中断,非使能FF使能端点FIFO FF中断,非使能PF0无PF中断,有PF中断EF0无EF中断,有EF中断PF0无FF中断,有FF中断312PORTACFG:端口A配置置1使能端口A复用引脚,虽然SLCS出现在PORTACFG.6的位置上,当IFC
26、FG1:0=11时,PORTA.7复用为SLCS,FLAGD也出现在PORTA.7引脚上,当PORTACFG.7置位时,PORTA.7复用为FLAGD输出,当PORTACFG.6和PORTACFG.7均为1,则PORTA.7复用为FLAGD。所以PORTACFG7:6=01时,PORTA.7复用为SLCS。313 EPxFIFOBCH EPxFIFOBCL(E6AB:E6B2):端点FIFO计数当前端点缓冲区中已有的数据数目。说明:端点2最大缓冲区计数BC12:0,为4096字节。端点6最大缓冲区计数BC11:0,为2048字节。端点4和8最大缓冲区计数BC10:0,为1024字节。314 E
27、P2468FIFOFLAG(SFR AB:SFR AC)和EPxFIFOFLGS(E6A7:E6AA):端点FIFO状态标志寄存器315其它通用寄存器CPUCS(E600):PORTCSTB:128脚或100脚的RD,WR输出使能。CLKSPD1,CLKSPD0:CPU频率选择,00:12MHz(默认);01:24MHz;10:48MHz;11:Reserved。CLKINV:CLKOUT反转选择。CLKOE:CLKOUT输出使能。REVCTL(E608):正常情况下,简单地设置DYN_OUT和ENH_PKT位为1即可。四、同步slave fifo测试操作指南41安装软件包第一次使用时,首先要
28、安装CYPRESS开发包,安装完毕后,在目录“windowssystem32drivers”中有一个文件ezusb.sys,用驱动程序目录下的ezusb.sys将其代替,两个驱动程序文件的区别是,后者将缓冲区的大小扩展为6M字节,详见驱动代码。图4.142同步写FIFO测试插上开发板后,系统默认采用USB接口供电,PC上安装好下载线,并将下载线与开发板FPGA的JTAG下载口连接好,将FPGA程序下载到配置芯片中或内部flash,打开XILINX的编译软件ISE 10.1,“相应目录SPARTAN6_USB_testFIFIO_WRUSB_SLAVE_LX16_WR”下的.ise工程项目文件打
29、开,将相应的bit文件或者.mcs文件下载到FPGA中。接着打开CYPRESS EZUSB控制面板,见图4.3,将“相应目录/固件源代码/fw”目录下的固件程序slavefifo.hex,通过USB接口下载到FX2中,下载成功后,提示slave fifo设备安装成功。图4.3下载完FPGA程序与固件程序后,就可以通过应用程序进行USB传输测试,同步写FIFO测试中,FPGA程序内部生成一个16位递增计数器,写入FX2 FIFO中,并通过FX2发送给PC,如果FX2内部FIFO满,则计数器停止计数,非满则计数并写入FX2的FIFO中。应用程序位于相应目录SPARTAN6_USB_testFIFI
30、O_WRApptestRelease目录下.,打开应用程序界面如图4.4,打开应用程序后,首先在下面文本显示框中,出现“打开设备成功”的提示,接下来点击界面上启动读线程,在文本框中开始显示测试结果(包括测试速度,传输字节与花费时间),并在上面显示通过的包数与出现的错误情况。点击“读测试”可以在当前目录下保存读到到的测试数据,并且可以在Ultraedit编辑软件下打开.bin数据文件,查看16位计数器计数数据是否完整,从而测试数据传输中是否有数据丢失,如图4.5。图4.4图4.5根据主机主板不同,测试速度也不一样,一般数据传输可以在40MB/S左右。注意:1、 USB测试在USB2.0主板上进行
31、。2、 如果主机USB口通过PCI卡扩展出来的,将影响测试速度。43同步读FIFO测试同步读FIFO测试中,应用程序将数据发送到FX2 FIFO中,FPGA读取FX2 FIFO数据,并将16位数据发送到FPGA IO口上。将“相应目录D:SPARTAN6_USB_testFIFO_RDUSB_SLAVE_LX_RD”目录下,FPGA文件bit或者mcs下载到FPGA中,相应操作与读FIFO模式基本相同,然后通过CYPRESS EZUSB控制面板,将“相应目录/SYN同步方式/固件源代码/fw”目录下,固件程序slavefifo.hex下载到FX2中。打开光盘相应目录SPARTAN6_USB_t
32、estFIFO_RDApptestRelease”目录下的应用程序,见图4.6,点击“写测试”按钮,通过示波器可以观测到开发板的扩展插糟中的信号,开发板上的信号定义详见原理图,以上接口将会出现一段时间的矩形波,同时LED灯也会显示FIFO端点的空满情况。图4.6五、红色飓风II开发板USB2FPGA软件设计51 68013固件程序设计void TD_Init( void )部分代码注释 /时钟设置/CPUCS = 0x02; /12MHZ CLKOUT ENALBE /CPUCS = 0x0a; /24MHZ CLKOUT ENALBE CPUCS = 0x12; /48MHZ CLKOUT
33、ENALBE IFCONFIG =0x43;/使用外部时钟,IFCLK输入不反向SYNCDELAY;EP2CFG=0xA0; /需要设定为四缓冲,每个缓冲区大小为512字节SYNCDELAY;EP4CFG=0x00;SYNCDELAY;EP6CFG=0xE0;SYNCDELAY;EP8CFG=0x00;SYNCDELAY;FIFORESET = 0x80; / activate NAK-ALL to avoid race conditionsSYNCDELAY; / see TRM section 15.14FIFORESET = 0x02; / reset, FIFO 2SYNCDELAY;
34、 / FIFORESET = 0x06; / reset, FIFO 6SYNCDELAY; / FIFORESET = 0x00; / deactivate NAK-ALLSYNCDELAY;PINFLAGSAB = 0xE6; / FLAGA - fixed EP6PF, FLAGB - fixed EP6FFSYNCDELAY;PINFLAGSCD = 0xf8; / FLAGC - fixed EP2EF, FLAGD - reservedSYNCDELAY;PORTACFG |= 0x00; /0x40; / SLCS, set alt. func. of PA7 pinSYNCDE
35、LAY;FIFOPINPOLAR = 0x00; / all signals active low,SYNCDELAY; OEA|=0x0F; /小于64字节有效 /EP6FIFOPFH=0x00; /DEIS PKSTAT PK2 PK1 PK0 0 PFC9 PFC8 /EP6FIFOPFL=0x40; /PFC7 PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 PFC0/ handle the case where we were already in AUTO mode.EP2FIFOCFG = 0x01; / AUTOOUT=0, WORDWIDE=1SYNCDELAY;
36、EP2FIFOCFG = 0x11; / AUTOOUT=1, WORDWIDE=1SYNCDELAY;EP6FIFOCFG = 0x09; / AUTOIN=1, ZEROLENIN=0, WORDWIDE=1SYNCDELAY;52 FPGA源代码设计同步读写FPGA代码详见光盘测试程序功能是,配合CY68013的slave fifo接口时序,完成接收从主机下传的60Kbyte(61440byte)数据,写入板上SRAM里,然后从板上SRAM中读出,再上传至主机。整个传输过程通过CY68013的slave fifo来交互。状态机包括:IDLE=H0,READ_EVENT=H1,POINT_
37、TO _OUT_FIFO=H2,DATA_READY=H3,READ_INTERVAL=H4,READ=H5,READ_END=H6,WRITE_EVENT=H7,POINT_TO_IN_FIFO=H8,WRITE_READY=H9,WRITE=HAWRITE_END=HB,IDLE:整个操作过程(包括读SLAVE FIFO和写SLAVE FIFO)的入口。对相关的寄存器进行初始化,然后转入READ_EVENT状态,开始读SLAVE FIFO操作。READ_EVENT:把u_addr1:0置为b00,指向输出FIFO(对应端点6),然后转入POINT_TO_OUT_FIFO状态。 POINT_
38、TO_OUT_FIFO:判断u_flagc是否为高(u_flagc为高指示输出FIFO为空,即输出FIFO中有数据),如果为高,则启动读过程,把u_sloe置为低,转入DATA_READY状态,第一个16bit数据出现在总线上;否则说明输出FIFO中无数据,等待。DATA_READY:判断u_flagc是否为高,如果为高,把u_slrd拉低,继续读取下16bit数据。同时为把上一16bit数据写入SRAM做准备(主要是SRAM的三总线),同时转入READ状态,否则转入POINT_TO_OUT_FIFO,等待下一次读取过程。READ:把上一16bit数据写入SRAM,同时把u_slrd拉高,当前
39、16bit数据读取结束。判断是否是60Kbyte数据,如果不是,则转入DATA_READY状态,继续读操作;否则转入READ_END状态,读操作结束。READ_END:把相关寄存器置为初始态,转入WRITE_EVENT状态,开始写操作。POINT_TO_IN_FIFO:为从SRAM中读取数据作准备,转入WRITE_READY状态。WRITE_READY:判断u_flagb是否为高(u_flagb为高指示输入FIFO非满),如果为高,则启动写过程,从SRAM中读取数据并送到SLAVE FIFO总线上,把u_lswr置为低,转入WRITE状态;否则说明输入FIFO已满,等待。WRITE:把u_sl
40、wr置为高,当前数据写入SLAVE FIFO。判断是否是60Kbyte数据,如果不是,则转入WRITE_READY状态,继续写操作;否则转入WRITE_END状态,写操作结束。WRITE_END:把相关寄存器置为初始态,转入IDLE状态,开始下一个60Kbyte的读写操作。六、USB2FPGA硬件原理图在此不再列出硬件原理图,详细请参见红色飓风II开发板原理图。七、改板后注意的问题根据星烁工控科技的USB2.0的板子,把FPGA源程序,68013固件程序以及两者的引脚连接做了相应的修改,在红色飓风II ver2.1的板子上得到适用。现把修改的地方与相应的操作注意事项记录如下:68013固件程序
41、修改相对于星烁工控科技的开发板来说,由于红色飓风II ver2.1在硬件连接没有设置pkend,slcs这两个引脚连接,所以对于68013的固件程序做了少量的修改,屏蔽或忽略了上面两个引脚的功能,对于测试程序本身没有影响,如果对于开发者来说,在实际设计过程中,如果加上这两个管脚,对于设计有一定的便利性。现将这两个管脚作用简单说明如下:PKEND:包结束控制引脚一个外部控制引脚,如果采集的数据长度还不满足EPxAUTOINLENH:L条件下,控制PKEND有效,让USB提交数据,可用来进行“短包”数据传输。SLCS:端点FIFO的片选引脚SLCS为复用引脚,可以通过设置PORTACFG.6寄存器来实现。当SLCS被外部拉高时,则读写FIFO无效。以上两个引脚功能可以根据实际应用灵活设置,在红色飓风II ver2.1的板子上由于没有把这两个管脚与相应FPGA的管脚连接,因此做如下修改:由于PKEND的功能不能屏蔽,所以可以通过设置FIFOPINPOLAR寄存器来设置其有效极性,设置其为低有效。当然一般默认也为低有效,这样,在68013加电时,默认管脚为高时,这个管脚就无效了。而SLCS因为是复用管脚,所以可以
限制150内