数字基带信号HDB3译码器设计与建模.doc

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1、学 号： 0121309341830课 程 设 计课程名称通信系统原理课程设计学 院信息工程学院专 业电子信息工程班 级电信1301班姓 名秦子越指导教师苏杨20152016学年 第1学期课程设计任务书 学生姓名： 秦子越 专业班级： 电信1301班 指导教师： 苏 杨 工作单位： 武汉理工大学 题 目: 数字基带信号HDB3译码器设计与建模 初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：通信原理课程设计指导（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰

2、写等具体要求）（1）课程设计时间：第17周；（2）课程设计题目：数字基带信号HDB3译码器设计与建模；（3）本课程设计统一技术要求：按照要求对的题目进行逻辑分析，了解HDB3译码器译码原理，了解各模块电路的逻辑功能，设计通信系统框图，画出实现电路原理图，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析； （4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献（至少5篇）；（5）写出本次课程设计的心得体会（至少500字）。时间安排：第17周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004 江国强.EDA技术与应用.

3、 北京：电子工业出版社，2010 John G. Proakis.Digital Communications. 北京：电子工业出版社，2011指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日目 录摘要1Abstract21设计要求及思路31.1设计要求31.2设计思路32设计原理及方案42.1 译码器译码原理42.2各模块电路的逻辑功能42.2.1 系统框图42.2.2 V 码检测模块的建模：42.2.3 扣 V扣 B模块建模:62.3 VHDL语言程序62.4 电路原理图82.4.1 译码器电路82.4.2 单/双极性转换电路92.4.3 编码器电路102.4.4 总体电路

4、图显示103上机调试及仿真124实验结果及分析144.1 实验结果144.2 实验结果分析145心得体会16参考文献17附录18附录1：编码程序18附录2：双单极性转换程序23附录3：译码程序24本科生课程设计成绩评定表27摘要在数字基带信号传输中，HDB3码（三阶高密度双极性码）是常用的传输码型之一。本设计针对数字基带传输系统中HDB3码的特点，将编码器分成三个部分：插V模块、插B模块、单极性变双极性模块来实现HBD3的编码输出。在编码的过程中，主要利用移位寄存器和计数器来实现整个插V插B的过程,并且，双相码的引入为准确识别“V”、“B”、“+1”、“-V”、“-B”、“-1”码提供了可能。

5、而译码器设计的过程中，通过用 V 码检测模块所检测出的 V 码信号，去控制一个移位寄存器，以实现V码的检测和译码输出。最后，在Quartus开发环境中，采用VHDL语言设计对每个模块进行仿真，实现相应功能再进行整体仿真。关键字：数字基带传输 HDB3码 译码 VHDL语言AbstractInthedigitalbasebandsignaltransmission,HDB3code(thethirdorderhighdensitybipolarcodes)isoneofthecommonlyusedtransmissiontype.Thisdesignaimingatthecharacteris

6、ticsofHDB3codeindigitalbasebandtransmissionsystem,theencoderisdividedintothreeparts:Vmodule,interpolationmoduleB,singlepolaritydualpolaritychangemoduletorealizetheHBD3codeoutput.Intheprocessofcoding,themainshiftregisterandthecounterisusedtorealizethewholeprocessofplugVplugB,andtheintroductionofthebi

7、polarcodesforaccurateidentificationofV,B,+1,V,B,1.Anddecoderintheprocessofdesign,byusingtheVcodedetectionmoduletodetecttheVcodesignal,tocontrolashiftregister,inordertorealizetheVcodedetectionanddecodingoutput.Finally,intheQuartusdevelopmentenvironment,designofeachmodulearesimulatedusingVHDLlanguage,

8、realizethecorrespondingfunctionandthentothewholesimulation. Keywords:digitalbasebandtransmission HDB3code Decoding VHDLlanguage 1设计要求及思路1.1设计要求本课程设计统一技术要求：按照要求对“数字基带信号HDB3译码器设计与建模”进行逻辑分析，了解HDB3译码器译码原理，了解各模块电路的逻辑功能，设计通信系统框图，画出实现电路原理图，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析。1.2设计思路用 V 码检测模块所检测出的 V 码信号，去

9、控制一个移位寄存器，若未碰到 V 脉冲，则整流输出合成信号在时钟的节拍下，顺利通过移位寄存器；当碰到有 V 脉冲时，该 V 脉冲将使移位寄存器清零。考虑到四连 0，即V脉冲及其前面的三个码元应为 0 码，所以，可设置四位移位寄存器，当V码清零时，同时将移存器中的四位码全变为 0。不管是否有 B 脉冲，在此模块中，一并清零，因而无需另设扣 B 电路。另外移位寄存器起到延四位时钟周期的作用，以使所检测出的 V 脉冲与信号流中的 V 脉冲位置对齐，保证清零的准确性。2设计原理及方案2.1 译码器译码原理译码原理：根据编码规则，V脉冲与前一个脉冲同极性。因而可从所接收的信码中找到V码，V码与前面的三位

10、代码必然是取代码，在译码时，需要全部复原为四连0，完成了扣V扣B功能。2.2各模块电路的逻辑功能2.2.1 系统框图HDB3 译码器的模型框图：图2.1 HDB3 译码器模型双/单极性变换电路：正负整流电路分别提取正负电平码部分。V码检测电路：V脉冲必然是同极性脉冲。当无V脉冲时，传号脉冲“ +1” 和“ -1”交替出现。当连续出现两个“ +1”或“ -1”时，则后一个一定是 V 脉冲。 时钟提取电路用于提取同步时钟。扣V扣B电路在V脉冲和同步时钟的控制下，完成扣 V 扣 B 的功能。2.2.2 V 码检测模块的建模：+V码检测： 来自负整流电路 -A码控制输入端+A输入端 +V输入端 来自正

11、整流电路 +v码输出图2.2 +V 码检测模型框图为方便起见，设从正、负整流电路输出的信号分别为+A、 -A(其中+A包括+V和+1信号，-A包括-V和-1信号)。当+A 的上升沿到来时，对输入的+A 脉冲进行计数，当计数值等于2时，输出一个脉冲作为+V 脉冲，同时计数器清零。且在计数期间，不能有-A 信号。这是因为只有在连续两个+A 脉冲之间无-A 脉冲，才能说明这两个+A 脉冲在 HDB3 码中，是真正同极性，于是就可以判定第二个+A 脉冲实际是+V 码，达到检测+V 码的目的。-V 码检测： 来自正整流电路 +A码控制输入端-A输入端 -V输入端 来自负整流电路图2.3 -V 码检测模型

12、框图-V 码检测原理与+V 码检测的类似。所不同的是， -V 码检测电路在+A 控制下， 对来自-A 信号进行计数和检测、判定。若检测到-V 码，则输出-V 码信号。2.2.3 扣 V扣 B模块建模:四位移位寄存器 HDB3码全波整流信号HDB3译码输出V码清零 clr图2.4 扣V扣B模块的模型框图扣V扣B模块有三个输入信号：时钟信号、V 码信号和合路信号。合路信号可能包含有B脉冲和V脉冲，因此需要在扣V扣B模块中，去除 V 和 B 脉冲。本模块的建模方法是，用V码检测模块所检测出的V码信号，去控制一个移位寄存器，若未碰到V脉冲，则整流输出合成信号在时钟的节拍下，顺利通过移位寄存器；当碰到有

13、V脉冲时，该V脉冲将使移位寄存器清零。不管是否有B脉冲，在此模块中，一并清零，因而无需另设扣B电路。另外移位寄存器起到延迟四位时钟周期的作用，以使所检测出的V脉冲与信号流中的V脉冲位置对齐，保证清零的准确性。2.3 VHDL语言程序新建一个工程“New Project Wizard”并保存，然后选择“File”“New”,弹出图2.5。图2.5 新建文件选择“VHDL Files”，新建VHDL文件，将代码输入，添加到Files里。图2.6 转换程序 图2.7 译码程序2.4 电路原理图2.4.1 译码器电路由代码VHDL文件可生成BSF文件，以译码器代码为例，双击“hdb3dec.vhd”,

14、选择“File”“Create/Update” “Create Symbol Files for Current File”，或者选中“hdb3dec.vhd”,单击右键，选择“Create Symbol Files for Current File”，会弹出下图，说明添加成功。图2.8 显示添加成功然后双击图2.9中Files,会弹出图2.10所示，键入File name,然后单击“Add”,“OK”。图2.9 图2.10 添加到工程图2.11为添加成功的译码器电路：图2.11 译码器电路图其内部电路结构图2.12 译码器内部逻辑电路2.4.2 单/双极性转换电路图2.13 单/双极性转换电

15、路其内部电路结构图2.14单/双极性转换电路内部逻辑电路2.4.3 编码器电路图2.15 编码器电路图其内部电路结构图2.16 编码器内部逻辑电路2.4.4 总体电路图显示新建一个BDF文件，将三个BSF文件插入，按照原理进行连接，如下图图2.14 总电路图其RTL仿真图如下：图2.15 RTL仿真图3上机调试及仿真编译并运行程序，无错误。图3.1 程序运行结果 分别对单双极性转换电路和译码器电路进行波形仿真，如下图所示图3.2 单双极性转换电路波形仿真图3.3 译码器电路波形仿真建立VWF文件进行波形仿真，双击Name下面空白处，添加输入clk,clr,codein,输出codeout,pl

16、usout,minusout,datout。如下图输入代码为01 1010 0100 0010 0001 0000 0000 1000 0000图3.4 波形仿真输入4实验结果及分析4.1 实验结果按运行键进行运行仿真，得出实验结果：图4.1 仿真波形结果图4.2 实验结果分析表4.2 输入码元及其转换原码codein1 0 1 00 1 0 00 0 1 00 0 0 1HDB3码+1 0 -1 00 +1 0 00 +V -1 00 0 -V +1codeout10000100001000000010010000000110原码codein0 0 0 00 0 0 01 0 0 00 0

17、0 0HDB3码0 0 0 +V-B 0 0 -V+1 0 0 0+V 0 0 0codeout00000010010000011000000010000000图4.2为各个理论值,与仿真波形图中各值相比结果正确。仿真波形图中， clk为时钟信号，clr是控制信号且低电平有效，codein为输入的任意码元，codeout为编码输出信号也是极性转换电路输入信号，plusout,minusout 为极性转换电路输出信号，plusout为1表示出现了“+1”， minusout为1表示出现了“-1” ，datout为译码输出的信号。当plusout或minusout连续出现两个“ +1”或“ -1”

18、时，则后一个一定是 V 脉冲。由仿真波形图知，仿真结果即译码输出为：1010010000100010000000010000000仿真结果正确，与原码相比出现延迟。5心得体会这次通信系统原理课程设计我们历时一个星期左右，在做本次课程设计的过程中，我感触最深的当属查阅大量的设计资料了。为了让自己的设计更加完善，查阅这方面的设计资料是十分必要的，同时也是必不可少的。当然，也碰到了很多问题。第一，不够细心，由于对课本理论的不熟悉导致编程出现错误。第二，是在学习态度上，这次课设是对我的学习态度的一次检验。对于这次课程设计，我的第一大心得体会就是作为一名工程技术人员，要求具备的首要素质绝对应该是严谨。我

19、们这次实习所遇到的多半问题多数都是由于我们不够严谨。第三，在做人上，我认识到，无论做什么事情，只要你足够坚强，有足够的毅力与决心，有足够的挑战困难的勇气，就没有什么办不到的。在课程设计过程中，我们不断发现错误，不断改正，不断领悟，这次课程设计终于顺利完成了。在今后社会的发展和学习实践过程中，一定要不懈努力，不能遇到问题就想到要退缩，一定要不厌其烦的发现问题所在，然后一一进行解决，只有这样，才能成功的做成想做的事，收获喜悦。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际

20、动手能力和独立思考的能力。在实验过程中，也对团队精神的进行了考察，让我们在合作起来更加默契，在成功后一起体会喜悦的心情。团结就是力量，只有互相之间默契融洽的配合才能换来最终完美的结果。参考文献1赵鑫，蒋亮，齐兆群，李晓凯.VHDL与数字电路设计. 北京：机械工业出版，.20052詹仙宁，田耕.VHDL开发精解与实例剖析. 北京：电子工业出版社，20093潘松，黄继业.EDA技术与VHDL. 北京：清华大学出版社，20054潘松，王国栋. VHDL实用教程. 成都：电子科技大学出版社，19995侯伯亨，顾新.VHDL硬件描述语言与数字电路设计. 西安：西安电子科技大学出版社，19996冯玉珉.通

21、信系统原理. 北京：北方交通大学出版社，2003年7段吉海，黄智伟.基于CPLD/FPGA的数字通信系统建模与设计. 北京：电子工业出版社，20048江国强. EDA技术与应用. 北京：电子工业出版社，2004 9段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004 附录附录1：编码程序library ieee;use ieee.std_logic_1164.all;entity xhdb3 IS port (codein:in std_logic;clk: in std_logic;clr: in std_logic;codeout:out std_logic_vector(1 d

22、ownto 0);end xhdb3;architecture behave of xhdb3 issignal cnt0:integer:=0;signal flag0 :integer range 1 downto 0:=0;signal flag1 :integer range 1 downto 0:=0;signal flag2 :integer range 1 downto 0:=1;signal flag3 :integer range 1 downto 0:=0;signal firstv :integer range 1 downto 0:=0;signal codeoutv:

23、std_logic_vector(2 downto 0);signal s0:std_logic_vector(4 downto 0):=00000;signal codeoutb:std_logic_vector(2 downto 0);signal s1:std_logic_vector(4 downto 0):=00000;signal clkb :std_logic;signal clkv :std_logic;signal clkout:std_logic;signal s2:std_logic_vector(4 downto 0):=00000;signal s3:std_logi

24、c_vector(2 downto 0);component dff port ( d :in std_logic; clk:in std_logic; q :out std_logic);end component;begin vclk:clkv=clk after 10 ns;add_v: process(clk,clr) begin if clkevent and clk=1 then if clr=1 then codeoutv=000; cnt0 cnt0=0; if (flag0=0) then codeoutv=110; flag0=1; else codeoutv=010; f

25、lag0 if cnt0=3 then if firstv=0 then if flag0=0 then codeoutv=011; flag1=0; else codeoutv=111; flag1=1; end if; firstv=1; else if flag1=0 then codeoutv=111; flag1=1; flag0=1; else codeoutv=011; flag1=0; flag0=0; end if; end if; cnt0=0; else cnt0=cnt0+1; codeoutv codeoutv=000; cnt0=cnt0;end case; end

26、 if;end if;end process add_v; s0(0)=codeoutv(0); s1(0)=codeoutv(1); s2(0)=codeoutv(2);ds21:dff port map(s2(0),clk,s2(1);ds11:dff port map(s1(0),clk,s1(1);ds01:dff port map(s0(0),clk,s0(1);ds22:dff port map(s2(1),clk,s2(2);ds12:dff port map(s1(1),clk,s1(2);ds02:dff port map(s0(1),clk,s0 (2);ds23:dff

27、port map(s2(2),clk,s2(3);ds13:dff port map(s1(2),clk,s1(3);ds03:dff port map(s0(2),clk,s0 (3);bclk:clkb flag3=1; s2(4)=s2(3); s1(4)=s1(3); s0(4) flag3=0; s2(4)=s2(3); s1(4)=s1(3); s0(4) if flag3=0 then s2(4)=1; s1(4)=0; s0(4)=1; flag3=1; else s2(4)=s2(3); s1(4)=s1(3); s0(4)=s0(3); end if; flag2 if f

28、lag3=0 then s2(4)=s2(3); s1(4)=s1(3); s0(4)=s0(3); else s2(4)=0; s1(4)=0; s0(4)=1; flag3=0 ; end if; flag2 s2(4)=s2(3); s1(4)=s1(3); s0(4)=s0(3); end case; codeoutb=s2(4)&s1(4)&s0(4); end if; end process add_b; outclk:clkout=clk after 5 ns; output:process(clkout) begin IF clkoutevent and clkout=1 th

29、en if codeoutb=000then codeout=00; elsif codeoutb=001or codeoutb=010or codeoutb=011 then codeout=01; else codeout=10; end if; end if; end process output; end behave;附录2：双单极性转换程序Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity hdb3poled2 isPort( clk : in std_logic;Plusb

30、in : in std_logic_vector(1 downto 0);Plusout : out std_logic; Minusout : out std_logic);End hdb3poled2; Architecture behave of hdb3poled2 is Begin Process(clk) Beginif clkevent and clk=1 then Plusout=Plusbin(1); Minusout=Plusbin(0); End if; End process; End behave;附录3：译码程序library ieee;use ieee.std_l

31、ogic_1164.all;use ieee.std_logic_unsigned.all;entity hdb3dec isport(clk:in std_logic;plusin : in std_logic;minusin : in std_logic;dataout : out std_logic);end hdb3dec;architecture behave of hdb3dec issignal plusbuf : std_logic_vector(4 downto 0);signal minusbuf : std_logic_vector(4 downto 0);beginpr

32、ocess(clk)beginif clkevent and clk=1 then-判断出正极性出现“V符号，则还原出4个连“0if (plusin=1 and plusbuf(4 downto 1)=0001and minusbuf(4 downto 1)=0000 )then plusbuf=00001;minusbuf=minusin & minusbuf(4 downto 1);-判断出负极性出现“V符号，则还原出4个连“0Elsif (minusin=1 and minusbuf(4 downto 1)=0001and plusbuf(4 downto 1)=0000 )then p

33、lusbuf=plusin & plusbuf(4 downto 1); minusbuf=00001;-判断出正极性出现“V符号和“B符号，则还原出4个连“0 Elsif (plusin=1 and plusbuf(4 downto 2)=001And minusbuf(4 downto 2)=000 )thenMinusbuf=minusin & minusbuf(4 downto 1);Plusbuf=0000 & plusbuf(1);-判断出负极性出现“V符号和“B符号，则还原出4个连“0Elsif (minusin=1 and minusbuf(4 downto 2)=001And

34、 plusbuf(4 downto 2)=000 )then Plusbuf=plusin & plusbuf(4 downto 1); Minusbuf=0000 & minusbuf(1);-其他情况保持不变Else Plusbuf=plusin & plusbuf(4 downto 1); Minusbuf=minusin & minusbuf(4 downto 1);End if;End if;End process;-还原基带信号输出进程Process(clk)BeginIf clkevent and clk=1 then-经过还原4个连“0后，还有非“0符号的，还原成基带信号的“1 If(plusbuf(0)=1 or minusbuf(0)=1) then Dataout=1; Else Dataout=0; End if;End if;End process;End behave;本科生课程设计成绩评定表姓 名秦子越性 别女专业、班级电信1301班课程设计题目：数字基带信号HDB3译码器设计与建模 课程设计答辩或质疑记录：成绩评定依据：最终评定成绩（以优、良、中、及格、不及格评定） 指导教师签字： 年 月 日