2022年西电EDA大作业多功能彩灯 .pdf

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1、EDA设计报告彩灯控制器（老师：宗汝）班级：学号：姓名：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 14 页 - - - - - - - - - 一设计要求设计能让一排灯（ 8 只）自动改变显示花样的控制系统。可将实验板上的一排发光二极管作为彩灯用。控制器应有两种控制方式：规则变化。变化节拍有 0.5 秒和 0.25秒两种 ,交替出现 ,每种节拍可有 8 种花样 ,各执行一或二个周期后轮换。彩灯变化方向有单向移动,双向移动 ,跳跃移动等。随机变化。变化花样相同，但节拍

2、及花样的转换都随机出现。二.设计方案(1).分频模块。要产生快慢两种节拍， 则首先需要有分频器模块， 0.5 秒和 0.25秒两种则可选择四分频和八分频。通过按键进行选择切换。则 clk为输入时钟信号，需经分频器分频并输入到LED显示电路； clr 为复位清零信号，高电平有效，有效时，电路无条件的回到初始状态；OPT为频率快慢选择信号，低电平节奏快，高电平节奏慢；（2）LED 显示模块。 经过分频的时钟信号输入LED 显示电路中， 使电路有规律的输出按照设定的各种花样变化。xuan 为选择彩灯变化花样信号，便于改变彩灯花样。而最后就是输出彩灯变化花样led 。三.系统程序设计分频器模块：lib

3、rary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FENPINQI is port( clk:in std_logic; clr:in std_logic; opt:in std_logic; clkout:out std_logic ); end FENPINQI; architecture arc of FENPINQI is signal clk_tmp: std_logic; signal counter: std_logic_vector(1 downto 0); begin

4、 process(clk,clr,opt) begin if clr=1 then -清零 clk_tmp=0; counter=00; elsif clkevent and clk=1 then 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 14 页 - - - - - - - - - if opt=0 then -四分频 if counter=01 then counter=00; clk_tmp=not clk_tmp; else counter=counter+

5、1; end if; else -八分频 if counter=11 then counter=00; clk_tmp=not clk_tmp; else counter=counter+1; end if; end if; end if; end process; clkout=clk_tmp; -输出分频后的信号end arc; 花样一：-用分频器分频后的时钟来显示花样实现library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity HY1 is port( clk1:in std_lo

6、gic; clr:in std_logic; xuan:in std_logic_vector(1 downto 0); led1:out std_logic_vector(7 downto 0) ); end HY1; architecture arc of HY1 is type state is(s0,s1,s2,s3,s4,s5,s6); signal current_state:state; signal light:std_logic_vector(7 downto 0); begin process(clr,clk1,xuan)is constant l1:std_logic_v

7、ector(7 downto 0):=10000001; constant l2:std_logic_vector(7 downto 0):=01000010; constant l3:std_logic_vector(7 downto 0):=00100100; constant l4:std_logic_vector(7 downto 0):=00011000; constant l5:std_logic_vector(7 downto 0):=00100100; constant l6:std_logic_vector(7 downto 0):=01000010; 名师资料总结 - -

8、-精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 14 页 - - - - - - - - - begin if xuan=01then if clr=1 then current_statelight=ZZZZZZZZ;current_statelight=l1;current_statelight=l2;current_statelight=l3;current_statelight=l4;current_statelight=l5;current_statelight=l6;current

9、_state=s1; end case; end if; end if; end process; led1=light; end arc; 花样二：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity HY2 is port( clk1:in std_logic; clr:in std_logic; xuan:in std_logic_vector(1 downto 0); led2:out std_logic_vector(7 downto 0); end HY2; archit

10、ecture arc of HY2 is type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15,s16,s17,s18,s19,s20,s21,s22,s23,s24,s25,s26,s27,s28,s29,s30); signal current_state:state; signal light:std_logic_vector(7 downto 0); begin process(clr,clk1,xuan)is constant l1:std_logic_vector(7 downto 0):=00000

11、000; constant l2:std_logic_vector(7 downto 0):=10000000; constant l3:std_logic_vector(7 downto 0):=11000000; constant l4:std_logic_vector(7 downto 0):=11100000; constant l5:std_logic_vector(7 downto 0):=11110000; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 1

12、4 页 - - - - - - - - - constant l6:std_logic_vector(7 downto 0):=11111000; constant l7:std_logic_vector(7 downto 0):=11111100; constant l8:std_logic_vector(7 downto 0):=11111110; constant l9:std_logic_vector(7 downto 0):=11111111; constant l10:std_logic_vector(7 downto 0):=01111111; constant l11:std_

13、logic_vector(7 downto 0):=00111111; constant l12:std_logic_vector(7 downto 0):=00011111; constant l13:std_logic_vector(7 downto 0):=00001111; constant l14:std_logic_vector(7 downto 0):=00000111; constant l15:std_logic_vector(7 downto 0):=00000011; constant l16:std_logic_vector(7 downto 0):=00000001;

14、 constant l17:std_logic_vector(7 downto 0):=00000011; constant l18:std_logic_vector(7 downto 0):=10000111; constant l19:std_logic_vector(7 downto 0):=00001111; constant l20:std_logic_vector(7 downto 0):=00011111; constant l21:std_logic_vector(7 downto 0):=00111111; constant l22:std_logic_vector(7 do

15、wnto 0):=01111111; constant l23:std_logic_vector(7 downto 0):=11111111; constant l24:std_logic_vector(7 downto 0):=11111110; constant l25:std_logic_vector(7 downto 0):=11111100; constant l26:std_logic_vector(7 downto 0):=11111000; constant l27:std_logic_vector(7 downto 0):=11110000; constant l28:std

16、_logic_vector(7 downto 0):=11100000; constant l29:std_logic_vector(7 downto 0):=11000000; constant l30:std_logic_vector(7 downto 0):=10000000; begin if xuan=10 then if clr=1 then current_statelight=ZZZZZZZZ;current_statelight=l1;current_statelight=l2;current_statelight=l3;current_statelight=l4;curre

17、nt_statelight=l5;current_statelight=l6;current_statelight=l7;current_statelight=l8;current_statelight=l9;current_statelight=l10;current_statelight=l11;current_statelight=l12;current_statelight=l13;current_statelight=l14;current_statelight=l15;current_statelight=l16;current_statelight=l17;current_sta

18、telight=l18;current_statelight=l19;current_statelight=l20;current_statelight=l21;current_statelight=l22;current_statelight=l23;current_statelight=l24;current_statelight=l25;current_statelight=l26;current_statelight=l27;current_statelight=l28;current_statelight=l29;current_statelight=l30;current_stat

19、e=s1; end case; end if; end if; end process; led2=light; end art; 花样三：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity HY3 is port( clk1:in std_logic; clr:in std_logic; xuan:in std_logic_vector(1 downto 0); led3:out std_logic_vector(7 downto 0) ); end HY3; architect

20、ure art of HY3 is type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14); signal current_state:state; signal light:std_logic_vector(7 downto 0); begin process(clr,clk1,xuan)is constant l1:std_logic_vector(7 downto 0):=10000000; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整

21、理 - - - - - - - 第 6 页，共 14 页 - - - - - - - - - constant l2:std_logic_vector(7 downto 0):=01000000; constant l3:std_logic_vector(7 downto 0):=00100000; constant l4:std_logic_vector(7 downto 0):=00010000; constant l5:std_logic_vector(7 downto 0):=00001000; constant l6:std_logic_vector(7 downto 0):=000

22、00100; constant l7:std_logic_vector(7 downto 0):=00000010; constant l8:std_logic_vector(7 downto 0):=00000001; constant l9:std_logic_vector(7 downto 0):=00000010; constant l10:std_logic_vector(7 downto 0):=00000100; constant l11:std_logic_vector(7 downto 0):=00001000; constant l12:std_logic_vector(7

23、 downto 0):=00010000; constant l13:std_logic_vector(7 downto 0):=00100000; constant l14:std_logic_vector(7 downto 0):=01000000; begin if xuan=11 then if clr=1then current_statelight=ZZZZZZZZ;current_statelight=l1;current_statelight=l2;current_statelight=l3;current_statelight=l4;current_statelight=l5

24、;current_statelight=l6;current_statelight=l7;current_statelight=l8;current_statelight=l9;current_statelight=l10;current_statelight=l11;current_statelight=l12;current_statelight=l13;current_statelight=l14;current_state=s1; end case; end if; end if; end process; led3=light; end art; 花样四：library ieee;

25、use ieee.std_logic_1164.all; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 14 页 - - - - - - - - - use ieee.std_logic_unsigned.all; entity HY4 is port( clk1:in std_logic; clr:in std_logic; xuan:in std_logic_vector(1 downto 0); led4:out std_logic_vector(7 downto

26、 0) ); end HY4; architecture art of HY4 is type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14); signal current_state:state; signal light:std_logic_vector(7 downto 0); begin process(clr,clk1,xuan)is constant l1:std_logic_vector(7 downto 0):=10101010; constant l2:std_logic_vector(7 downto

27、 0):=01010101; constant l3:std_logic_vector(7 downto 0):=10010010; constant l4:std_logic_vector(7 downto 0):=01001001; constant l5:std_logic_vector(7 downto 0):=10010100; constant l6:std_logic_vector(7 downto 0):=01001001; constant l7:std_logic_vector(7 downto 0):=00100100; constant l8:std_logic_vec

28、tor(7 downto 0):=00011000; constant l9:std_logic_vector(7 downto 0):=00101010; constant l10:std_logic_vector(7 downto 0):=11000011; constant l11:std_logic_vector(7 downto 0):=01100000; constant l12:std_logic_vector(7 downto 0):=00111000; constant l13:std_logic_vector(7 downto 0):=10001100; constant

29、l14:std_logic_vector(7 downto 0):=01001001; begin if xuan=00 then if clr=1then current_statelight=ZZZZZZZZ;current_statelight=l1;current_statelight=l2;current_statelight=l3;current_statelight=l4;current_statelight=l5;current_statelight=l6;current_statelight=l7;current_statelight=l8;current_stateligh

30、t=l9;current_statelight=l10;current_statelight=l11;current_statelight=l12;current_statelight=l13;current_statelight=l14;current_state=s1; end case; end if; end if; end process; led4=light; end art; 顶层设计：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity caideng8 is po

31、rt( clk:in std_logic; clr:in std_logic; opt:in std_logic; xuan:in std_logic_vector(1 downto 0); led:out std_logic_vector(7 downto 0) - 八路彩灯输出 ); end caideng8; architecture art of caideng8 is component FENPINQI -对分频器模块进行定义port( clk:in std_logic; clr:in std_logic; opt:in std_logic; clkout:out std_logi

32、c ); end component FENPINQI; component HY1 -对花样一模块进行定义port( clk1:in std_logic; clr:in std_logic; xuan:in std_logic_vector(1 downto 0); led1:out std_logic_vector(7 downto 0) ); end component HY1; component HY2 -对花样二模块进行定义名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第

33、9 页，共 14 页 - - - - - - - - - port( clk1:in std_logic; clr:in std_logic; xuan:in std_logic_vector(1 downto 0); led2:out std_logic_vector(7 downto 0) ); end component HY2; component HY3 -对花样三模块进行定义port( clk1:in std_logic; clr:in std_logic; xuan:in std_logic_vector(1 downto 0); led3:out std_logic_vecto

34、r(7 downto 0) ); end component HY3; component HY4 port( clk1:in std_logic; clr:in std_logic; xuan:in std_logic_vector(1 downto 0); led4:out std_logic_vector(7 downto 0) ); end component HY4; signal s:std_logic; -定义中间变量signal l1:std_logic_vector(7 downto 0); signal l2:std_logic_vector(7 downto 0); si

35、gnal l3:std_logic_vector(7 downto 0); signal l4:std_logic_vector(7 downto 0); begin u1:FENPINQI port map(clk,clr,opt,s); u2:HY1 port map(s,clr,xuan,l1); u3:HY2 port map(s,clr,xuan,l2); u4:HY3 port map(s,clr,xuan,l3); u5:HY4 port map(s,clr,xuan,l4); led=l1 when xuan=01 else l2 when xuan=10 else l3 wh

36、en xuan=11 else l4; end art; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 14 页 - - - - - - - - - 四仿真花样一仿真波形：clr 为输入，是异步复位端，当为高电平时有效。opt 是选频，OPT为高电平时彩灯状态转换慢， 为低电平时转换要快。xuan是输入，选择的是01。花样二，三仿真组合波形：xuan 是输入，选择的是01 和 11。花样四仿真波形：opt 是选频， OPT为高电平时彩灯状态转换慢， 为低电平时转换要快

37、。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 14 页 - - - - - - - - - xuan 是输入，选择的是00。五管脚设定名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 14 页 - - - - - - - - - 六心得体会我这次选的课题是彩灯控制器的设计， 经过分析知道关键是LED显示和分频器的使用， 分频的方法有很多种， 对

38、于同一种功能的实现，用 VHDL 可以采用多种方式进行描述，每种方式之间各有优劣，而我的设计只采用了其中较简单的一种，因为易于掌握也很简洁。通过这次课程设计对技术有了更进一步的熟悉，使我对VHDL 语言有了更为深刻的理解， 对学到的知识也有更加深刻的掌握。VHDL 是 EDA 技术的重要组成部分，其具有与具体硬件电路无关和与设计平台无关的特性， 并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化、结构化设计方面，表现了强大的生命力和应用潜力。其主要的也是最大的优点就在于设计者可以专心致力于其功能的实现， 而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。 在实际操作中

39、发现设计和课本上的知识有很大联系，但又高于课本， 一个简单的原理要把它应用以及和其他功能综合名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 13 页，共 14 页 - - - - - - - - - 起来就有些困难。通过设计也巩固了我们的书本知识以及通过借阅书籍和上网查找资料，也丰富了自己对的了解。不过本次设计也存在一些不足，暴露了自己对的掌握还有所欠缺。在设计过程中，许多知识没掌握好，不得不重新开始看，许多细节都没注意好使仿真总出错，这是我更加深刻认识到认真和细节的重要性。同时，在课程设计过程中通过与老师、 同学的交流， 也了解了他们对于这门技术的看法和今后这门技术的发展方向， 也感谢老师对我设计的指导和同学对我的帮助。总的来说，这次的设计获益良多！名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 14 页 - - - - - - - - -