基于FPGA的数字跑表.docx
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1、基于FPGA的数字跑表 基于FPGA的数字跑表 学院:物电学院姓名: 学号: 班级:班日期:2021年X月X日 目录 一、实例的主要内容3二、实验目标: 41初步掌握VerilogHDL语言的设计方法42、完成一个数字跑表的设计。 4三、实验原理: 4四、程序代码及分析5五、实验步骤95.1新建一个文件夹,95.2创建工程105.3编译、运行程序135.4导入波形145.5显示波形175.6波形运行后结果185.7引脚分配205.8引脚分配完成图21六、设计心得22七、参考文献22 一、实验的主要内容通过对VerilogHDL语言的编写一个具有“百分秒、秒、分”计时功能的数字跑表,可以实现一个
2、小时以内精确至百分之一秒的计时器。 数字跑表的显示可以通过编写数码管显示程序来实现,实现了计数及进位的设计,通过几个always模块的设计实现一个特定用途的模块-数字跑表。 二、实验目标: 1初步掌握VerilogHDL语言的设计方法2、完成一个数字跑表的设计。 三、实验原理: 本字跑表首先要从最低位的百分秒计数器开始,按照系统时钟进行计数。计数至100后向秒计数器仅为,秒计数器一百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位,分计数器以秒计数器的进位位为时钟进行计数。 数字跑表巧妙地运用进位位作为时钟来减少计数的位数。如果统一使用系统时钟作为计数时钟,那秒计数器将是一个600
3、0进制的计数器,额分计数器将是一个xxxx进制的计数器。这将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟,只需要一个100进制的计数器和两个60进制的计数器。 在实际的设计中,为了是计数器更加简单,计数器使用高低位两个计时器来实现。100进制计数器分别是最高位10进制计数器,地位10进制计数器,60进制计数器分别是高6进制计数器,低位10进制计数器。这样整个数字跑表使用6个计数器来实现。 同时由于10进制计数器重复使用了5次,可以使用独立的模块实现十进制计数器,这样就可以通过模块复用来节省整个模块使用的资源。 数字跑表提供了清零为CLR和暂停位PAUSE,百分秒的时钟信号可以通过系统
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