2022年微处理器系统结构与嵌入式系统设计答案全 .pdf

《2022年微处理器系统结构与嵌入式系统设计答案全 .pdf》由会员分享，可在线阅读，更多相关《2022年微处理器系统结构与嵌入式系统设计答案全 .pdf（35页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、一1.2 以集成电路级别而言，电脑系统的三个主要组成部分是什么？中央处理器、存储器芯片、总线接口芯片1.3 阐述摩尔定律。每 18 个月，芯片的晶体管密度提高一倍，运算性能提高一倍，而价格下降一半。1.5 什么是 SoC？什么是 IP 核，它有哪几种实现形式？SoC：系统级芯片、片上系统、系统芯片、系统集成芯片或系统芯片集等，从应用开发角度出发，其主要含义是指单芯片上集成微电子应用产品所需的所有功能系统。IP 核：满足特定的标准和要求，并且能够在设计中反复进行复用的功能模块。它有软核、硬核和固核三种实现形式。1.8 什么是嵌入式系统？嵌入式系统的主要特点有哪些？概念：以应用为中心，以电脑技术为

2、基础，软硬件可裁剪，适应应用系统对功能、可靠性、成本、体积和功耗的严格要求的专用电脑系统，即“嵌入到应用对象体系中的专用电脑系统”。特点： 1、嵌入式系统通常是面向特定应用的。2、嵌入式系统式将先进的电脑技术、半导体技术和电子技术与各个行业的具体应用相结合的产物。3、嵌入式系统的硬件和软件都必须高效率地设计，量体裁衣、去除冗余，力争在同样的硅片面积上实现更高的性能。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 1 页，共 35 页4、嵌入式处理器的应用软件是实现嵌入式系统功能的关键，对嵌入式处理器系统软件和应用软件的要求也和通用电脑有以下不同点。

3、 软件要求固体化，大多数嵌入式系统的软件固化在只读存储器中； 要求高质量、高可靠性的软件代码； 许多应用中要求系统软件具有实时处理能力。5、嵌入式系统和具体应用有机的结合在一起，它的升级换代也是和具体产品同步进行的，因此嵌入式系统产品一旦进入市场，就具有较长的生命周期。6、嵌入式系统本身不具备自开发能力，设计完成以后用户通常也不能对其中的程序功能进行修改，必须有一套开发工具和环境才能进行开发。二2.2 完成以下逻辑运算（1）101+1.01 = 110.01 （2）1010.001-10.1 = 111.101 （3）-1011.0110 1-1.1001 = -1100.1111 1 （4）

4、10.1101-1.1001 = 1.01 （5）110011/11 = 10001 （6）(-101.01)/(-0.1) = 1010.1 2.3 完成以下逻辑运算（1）1011 0101 1111 0000 = 1111 0101 （2）1101 0001 1010 1011 = 1000 0001 （3）1010 1011 0001 1100 = 1011 0111 2.4 选择题精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 2 页，共 35 页（1）以下无符号数中最小的数是( A )。AH(01A5)BB(1,1011,0101)CD(

5、2590)DO(3764)（2）以下无符号数中最大的数是( B )。AB(10010101)BO(227)CH(96)DD(143)（3）在机器数 ( A )中，零的表示形式是唯一的。A补码B原码C补码和反码D原码和反码（4）单纯从理论出发，电脑的所有功能都可以交给硬件实现。而事实上，硬件只实现比较简单的功能，复杂的功能则交给软件完成。这样做的理由是( BCD )。A提高解题速度B降低成本C增强电脑的适应性，扩大应用面D易于制造（5）编译程序和解释程序相比，编译程序的优点是( D )，解释程序的优点是( C )。A编译过程 ( 解释并执行过程) 花费时间短B占用内存少C比较容易发现和排除源程序

6、错误D编译结果 ( 目标程序 ) 执行速度快2.5 通常使用逻辑运算代替数值运算是非常方便的。例如，逻辑运算AND 将两个位组合的方法同乘法运算一样。哪一种逻辑运算和两个位的加法几乎相同？这样情况下会导致什么错误发生？逻辑运算OR和两个位的加法几乎相同。问题在于多个bit 的乘或加运算无法用AND或 OR 运算替代，因为逻辑运算没有相应的进位机制。2.6 假设一台数码相机的存储容量是256MB，如果每个像素需要3 个字节的存储空间，而且一张照片包括每行1024 个像素和每列1024 个像素，那么这台数码相机可以存放多少张照片？每张照片所需空间为：1024*1024*3=3MB 则 256M 可

7、存照片数为：256MB/3MB 85 张。2.14 某测试程序在一个40 MHz 处理器上运行，其目标代码有100 000 条指令，由如下各类指令及其时钟周期计数混合组成，试确定这个程序的有效CPI、MIPS 的值和执行时间。指 令 类 型指 令 计 数时钟周期计数整数算术45 000 1 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 3 页，共 35 页数据传送32 000 2 浮点数15 000 2 控制传送8000 2 CPI=(45000/100000)*1+(32000/100000)*2+(15000/100000)*2+(8000/

8、100000)*2=0.45*1+0.32*2+0.15*2+0.08*2=1.55 MIPS=40/1.55=25.8 执行时间T=(100000*1.55)*(1/(40*106) )=15.5/4*10 -3= 3.875*10 -3 s= 3.875ms 2.15 假设一条指令的执行过程分为“取指令”、 “分析”和“执行”三段，每一段的时间分别为 ?t,2?t 和 3?t。在以下各种情况下，分别写出连续执行n 条指令所需要的时间表达式。（1）顺序执行方式T= (?t+2?t+3?t)*n=6n ?t （2）仅“取指令”和“执行”重叠当“取指令”和“执行”重叠时，指令的执行过程如下图：第

9、 1 条指令执行完的时间：t1= ?t+2?t+3 ?t=6 ?t 第 2 条指令执行完的时间：t2= t1+5 ?t=6 ?t+5 ?t*1 第 3 条指令执行完的时间：t3= t2+5 ?t=6 ?t+5 ?t*2 第 n 条指令执行完的时间：tn= tn-1+ ?t=6?t+5?t* n-1 =(1+5n) ?t （3）“取指令”、“分析”和“执行”重叠当“取指令” 、 “分析”和“执行”重叠时，指令的执行过程如下图：精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 4 页，共 35 页第 1 条指令执行完的时间：t1= ?t+2?t+3 ?t

10、=6 ?t 第 2 条指令执行完的时间：t2= t1+3 ?t=6 ?t+3 ?t*1 第 3 条指令执行完的时间：t3= t2+3 ?t=6 ?t+3 ?t*2 第 n 条指令执行完的时间：tn= tn-1+3 ?t=6?t+3?t* n-1 =(3+3n) ?t 三3.1 处理器有哪些功能？说明实现这些功能各需要哪些部件，并画出处理器的基本结构图。处理器的基本功能包括数据的存储、数据的运算和控制等功能。其有 5 个主要功能： 指令控制操作控制时间控制数据加工中断处理。其中，数据加工由ALU、移位器和寄存器等数据通路部件完成，其他功能由控制器实现。处理器的基本结构图如下：寄存器组控制器整数单

11、元浮点单元数据通路处理器数据传送到内存数据来自内存数据传送到内存指令来自内存3.2 处理器内部有哪些基本操作？这些基本操作各包含哪些微操作？处理器内部的基本操作有：取指、间接、执行和中断。其中必须包含取指和执行。取指包含微操作有：经过多路器把程序计数器的值选送到存储器，然后存储器回送所期望的指令并将其写入指令寄存器，与此同时程序计数器值加1，并将新值回写入程序计数器。间接有 4 个 CPU周期，包含微操作有：第1 周期把指令寄存器中地址部分的形式地址转到地址寄存器中；第 2 周期完成从内存取出操作数地址，并放入地址寄存器；第 3 周期中累加器内容传送到缓冲寄存器，然后再存入所选定的存储单元。精

12、选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 5 页，共 35 页执行包含微操作有：在寄存器中选定一个地址寄存器，并通过多路器将值送到存储器；来自于存储器的数据作为ALU的一个原操作数，另一个原操作数则来自于寄存器组中的数据寄存器，它们将一同被送往ALU的输入； ALU的结果被写入寄存器组。中断包含微操作有：保护断点及现场，查找中断向量表以确定中断程序入口地址，修改程序指针，执行完毕后恢复现场及断点。3.3 什么是冯诺伊曼电脑结构的主要技术瓶颈？如何克服？冯诺伊曼电脑结构的主要技术瓶颈是数据传输和指令串行执行。可以通过以下方案克服：采用哈佛体系结构

13、、存储器分层结构、高速缓存和虚拟存储器、指令流水线、超标量等方法。3.5 指令系统的设计会影响电脑系统的哪些性能？指令系统是指一台电脑所能执行的全部指令的集合，其决定了一台电脑硬件主要性能和基本功能。指令系统一般都包括以下几大类指令。：1数据传送类指令。 2运算类指令包括算术运算指令和逻辑运算指令。3程序控制类指令主要用于控制程序的流向。4输入 /输出类指令简称 I/O 指令，这类指令用于主机与外设之间交换信息。因而，其设计会影响到电脑系统如下性能: 数据传送、算术运算和逻辑运算、程序控制、输入 /输出。另外，其还会影响到运算速度以及兼容等。3.9 某时钟速率为2.5GHz 的流水式处理器执行

14、一个有150 万条指令的程序。流水线有 5 段，并以每时钟周期1 条的速率发射指令。不考虑分支指令和乱序执行带来的性能损失。a)同样执行这个程序，该处理器比非流水式处理器可能加速多少？b)此流水式处理器是吞吐量是多少以MIPS 为单位？a.=51pTnmSTmn串流水速度几乎是非流水线结构的5 倍。b.2500MIPSpnTT流水3.10 一个时钟频率为2.5 GHz的非流水式处理器，其平均CPI是 4。此处理器的升级版本引入了5 级流水。然而，由于如锁存延迟这样的流水线内部延迟，使新版处理器的时钟频率必须降低到2 GHz。(1) 对一典型程序，新版所实现的加速比是多少？(2) 新、旧两版处理

15、器的MIPS 各是多少？精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 6 页，共 35 页1对于一个有N 条指令的程序来说：非流水式处理器的总执行时间sNNT990106.1)105 .2/()4(5 级流水处理器的总执行时间sNNT99110)4(2)102/() 15(加速比 =42.310NNTT，N 很大时加速比3.2 2非流水式处理器CPI=4 ，则其执行速度=2500MHz/4=625MIPS。5 级流水处理器CPI=1 ，则其执行速度=2000 MHz /1=2000 MIPS。3.11 随机逻辑体系结构的处理器的特点是什么？详细说

16、明各部件的作用。随机逻辑的特点是指令集设计与硬件的逻辑设计紧密相关，通过针对特定指令集进行硬件的优化设计来得到逻辑门最小化的处理器，以此减小电路规模并降低制造费用。主要部件包括：产生程序地址的程序计数器，存储指令的指令寄存器，解释指令的控制逻辑，存放数据的通用寄存器堆，以及执行指令的ALU等几个主要部分构成。3.13 什么是微代码体系结构？微指令的作用是什么？在微码结构中，控制单元的输入和输出之间被视为一个内存系统。控制信号存放在一个微程序内存中， 指令执行过程中的每一个时钟周期，处理器从微程序内存中读取一个控制字作为指令执行的控制信号并输出。微指令只实现必要的基本操作，可以直接被硬件执行。通

17、过编写由微指令构成的微代码，可以实现复杂的指令功能。微指令使处理器硬件设计与指令集设计相别离，有助于指令集的修改与升级，并有助于实现复杂的指令。3.14 微码体系结构与随机逻辑体系结构有什么区别？（1）指令集的改变导致不同的硬件设计开销。在设计随机逻辑结构时，指令集和硬件必须同步设计和优化，因此设计随机逻辑的结构比设计微码结构复杂得多，而且硬件和指令集二者中任意一个变化，就会导致另外一个变化。在微码结构中，指令设计通过为微码ROM 编写微码程序来实现的，指令集的设计并不直接影响现有的硬件设计。因此，一旦修改了指令集，并不需要重新设计新的硬件。（2）从性能上比较随机逻辑在指令集和硬件设计上都进行

18、了优化，因此在二者采用相同指令集时随机逻辑结构要更快一些。但微码结构可以实现更复杂指令集，因此可以用较少的指令完成复杂的功能，尤其在存储器速度受限时，微码结构性能更优。3.15 说明流水线体系结构中的5 个阶段的操作。 能否把流水线结构分为6 阶段？如果可能，试给出你的方案。流水线假设分为5 个阶段应包括：取指，译码，取操作数，执行，数据回写流水线假设分为6 个阶段应包括：取指，译码，取操作数，执行，存储器操作，数据回写精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 7 页，共 35 页四4.3 微机系统中总线层次化结构是怎样的？按总线所处位置可分

19、为：片内总线、系统内总线、系统外总线。按总线功能可分为：地址总线、数据总线、控制总线。按时序控制方式可分为：同步总线、异步总线。按数据格式可分为：并行总线、串行总线。4.4 评价一种总线的性能有那几个方面？总线时钟频率、总线宽度、总线速率、总线带宽、总线的同步方式和总线的驱动能力等。4.5 微机系统什么情况下需要总线仲裁？总线仲裁有哪几种？各有什么特点？总线仲裁又称总线判决，其目的是合理的控制和管理系统中多个主设备的总线请求，以防止总线冲突。 当多个主设备同时提出总线请求时，仲裁机构按照一定的优先算法来确定由谁获得对总线的使用权。集中式主从式控制和分布式对等式控制。集中式特点：采用专门的总线控

20、制器或仲裁器分配总线时间，总线协议简单有效，总体系统性能较低。分布式特点：总线控制逻辑分散在连接与总线的各个模块或设备中，协议复杂成本高，系统性能较高。4.6 总线传输方式有哪几种？同步总线传输对收发模块有什么要求？什么情况下应该采用异步传输方式，为什么？总线传输方式按照不同角度可分为同步和异步传输，串行和并行传输，单步和突发方式。同步总线传输时， 总线上收模块与发模块严格按系统时钟来统一定时收发模块之间的传输操作。异步总线常用于各模块间数据传送时间差异较大的系统，因为这时很难同步，采用异步方式没有固定的时钟周期，其时间可根据需要可长可短。4.14 发送时钟和接收时钟与波特率有什么关系？其关系

21、如下：发/收时钟频率 =n*( 发/收波特率 ) (其中 n=1,16,64) 实际应用中可根据要求传输的时钟频率和所选择的倍数n 来计算波特率。五5.10 用 16K1位的 DRAM 芯片组成64K8 位存储器，要求：(1) 画出该存储器的组成逻辑框图。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 8 页，共 35 页(2) 设存储器读 /写周期为0.5 S, CPU在 1S内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？1组建存储器共需DRAM 芯片数 N=64K*

22、8/16K*1=4*8片 。每 8 片组成 16K8 位的存储区，A13A0 作为片内地址，用A15、A14 经 2:4 译码器产生片选信号，逻辑框图如下图有误：应该每组8 片，每片数据线为1 根2设 16K8 位存储芯片的阵列结构为128 行128列，刷新周期为2ms。因为刷新每行需 0.5S，则两次行刷新的最大时间间隔应小于：为保证在每个1S内都留出0.5S给 CPU 访问内存，因此该DRAM 适合采用分散式或异步式刷新方式，而不能采用集中式刷新方式。假设采用分散刷新方式，则每个存储器读/写周期可视为1S ，前 0.5S用于读写，后 0.5S用于刷新。相当于每1S刷新一行，刷完一遍需要12

23、81S 128S ，满足刷新周期小于 2ms 的要求；假设采用异步刷新方式，则应保证两次刷新的时间间隔小于15.5S 。如每隔14 个读写周期刷新一行，相当于每15S刷新一行，刷完一遍需要12815S 1920S ，满足刷新周期小于2ms 的要求；需要补充的知识：刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止的时间间隔。刷新周期通常可以是2ms，4ms 或 8ms。DRAM 一般是按行刷新，常用的刷新方式包括：集中式：正常读/写操作与刷新操作分开进行，刷新集中完成。特点：存在一段停止读/写操作的死时间，适用于高速存储器。精选学习资料 - - - - - - - -

24、- 名师归纳总结 - - - - - - -第 9 页，共 35 页DRAM 共 128 行，刷新周期为2ms，读 /写/刷新时间均为0.5S 分散式： 一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。特点：不存在停止读/写操作的死时间，但系统运行速度降低。DRAM 共 128 行，刷新周期为128 s，tm0.5S为读 /写时间， tr0.5S为刷新时间，tc1S为存储周期异步式： 前两种方式的结合，每隔一段时间刷新一次，只需保证在刷新周期内对整个存储器刷新一遍。5.11 假设某系统有24 条地址线，字长为8 位，其最大寻址空间为多少？现用 SRAM2114(1K*4)存储

25、芯片组成存储系统，试问采用线选译码时需要多少个 2114 存储芯片？该存储器的存储容量=224 *8bit=16M 字节需要 SRAM2114(1K*4)存储芯片数目：1681602/32014MK组片 组片5.12 在有 16 根地址总线的机系统中画出以下情况下存储器的地址译码和连接图。1采用 8K*1 位存储芯片，形成64KB 存储器。2采用 8K*1 位存储芯片，形成32KB 存储器。3采用 4K*1 位存储芯片，形成16KB 存储器。由于地址总线长度为16，故系统寻址空间为16264Kbit位宽位宽1 8K*1 位存储芯片地址长度为13，64KB 存储器需要8 个 8K*1 位存储芯片

26、，故总共需要 16 根地址总线，地址译码为：精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 10 页，共 35 页A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 共需 8 片8K*1 位存储芯片红色为片选第一片地址范围0000H 1FFFH 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第二片地址范围2000H 3FFFH 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1

27、 1 1 1 1 1 1 1 1 1 1 第三片地址范围4000H 5FFFH 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第四片地址范围6000H 7FFFH 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 第五片地址范围8000H 9FFFH 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第六片地址范围0A000H 0BFFFH 1 0 1 0 0

28、 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 第七片地址范围0C000H 0DFFFH 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第八片地址范围0E000H 0FFFFH 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 其连线图如下：74LS138CSENABCQ0Q1Q2Q3Q4Q5Q6Q78K*1位存储芯片ABRDWRCSDABRDWRCSDABRDWRCSDAB

29、RDWRCSD数据总线 DA0A128721.A15A14A132 8K*1 位存储芯片地址长度为13，32KB 存储器需要4 个 8K*1 位存储芯片故总共需要 15 根地址总线，地址译码为：精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 11 页，共 35 页A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 共需 4 片8K*1 位存储芯片红色为片选第一片地址范围0000H 1FFFH 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1

30、 1 1 1 1 1 1 第二片地址范围2000H 3FFFH 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 第三片地址范围4000H 5FFFH 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第四片地址范围6000H 7FFFH 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 其连线图如下：74LS138CSENABCQ0Q1Q2Q3Q4Q5Q6Q78

31、K*1位存储芯片ABRDWRCSDABRDWRCSDABRDWRCSDABRDWRCSD数据总线 DA0A124321A15A14A133 4K*1 位存储芯片地址长度为12，16KB 存储器需要4 个 4K*1 位存储芯片故总共需要 14 根地址总线，地址译码为：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 共需 4 片4K*1 位存储芯片红色为片选第一片地址范围0000H 0FFFH 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 第二片地址范围10

32、00H 1FFFH 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第三片地址范围2000H 2FFFH 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 第四片地址范围3000H 3FFFH 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 其连线图如下：精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 12 页，共

33、 35 页方案一：74LS138CSENABCQ0Q1Q2Q3Q4Q5Q6Q74K*1位存储芯片ABRDWRCSDABRDWRCSDABRDWRCSDABRDWRCSD数据总线 DA0A114321A15A14A13A12方案二：74LS138CSENABCQ0Q1Q2Q3Q4Q5Q6Q78K*1位存储芯片ABRDWRCSDABRDWRCSDABRDWRCSDABRDWRCSD数据总线 DA0A114321A15A14A13A12A125.13 试为某 8 位电脑系统设计一个具有8KB ROM 和 40KB RAM 的存储器。要求 ROM 用 EPROM芯片 2732 组成，从 0000H 地

34、址开始； RAM 用 SRAM芯片 6264 组成，从4000H 地址开始。查阅资料可知，2732 容量为 4K8(字选线 12 根)，6264 容量为 8K8(字选线 13 根)，精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 13 页，共 35 页因此本系统中所需芯片数目及各芯片地址范围应如下表所示：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 共需 2 片2732 构成系统 ROM 红色为片选第一片地址范围0000H 0FFFH 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

35、 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 第二片地址范围1000H 1FFFH 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 共需 5 片6264 构成系统 RAM 红色为片选第一片地址范围4000H 5FFFH 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 第二片地址范围6000H 7FFFH 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 第三片地址范围

36、8000H 9FFFH 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 第四片地址范围0A000H 0BFFFH 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第五片地址范围0C000H 0DFFFFH 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 硬件连线方式之一如以下图所示：说明：8 位微机系统地址线一般为16 位。采用全译码方式时，系统的A0A12直接与 6264的 13

37、 根地址线相连，系统的A0A11直接与 2732 的 12 根地址线相连。片选信号由74LS138译码器产生，系统的A15 A13作为译码器的输入。各芯片的数据总线D0D7直接与系统的数据总线相连。各芯片的控制信号线RD、WR直接与系统的控制信号线相连。5.14 试根据以下图EPROM的接口特性， 设计一个 EPROM写入编程电路， 并给出控制软件的流程。A14CS 6 EN C 2B 1A 0A0-A11RD WR D0-D7AB CS 2732 WR D0-7 AB CS 2732 WR D0-7 AB CS 6264 RD WR D0-7 A12A13A1538译码器A0-A12RD W

38、R AB CS 6264 RD WR D0-7 未用1 2 1 5 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 14 页，共 35 页+12V07OO013AACEPGMOEVCCVPPGND高位地址译码编程控制信号07DD07AARD+5VEPROM写入编程电路设计如以下图所示：+12V07OO013AACEPGMOEVCCVPPGND高位地址译码编程控制信号07DD07AARD+5V控制模块控制软件流程：（1）上电复位；（2）OE信号为电平 ” 1” 无效写模式，PGM信号为电平 ” 0” 有效编程控制模式 ，软件进入编程状态，对EPROM

39、存储器进行写入编程操作；（3）高位地址译码信号CE为电平 ” 1” 无效，对存储器对应0000H3FFFH地址的数据依次进行写入操作其中高位地址为0、低位地址013AA从 0000H 到 3FFFH依次加 1写入的值为数据总线013DD对应的值。（4）高位地址译码信号CE为电平 ” 0” 有效，对存储器对应4000H7FFFH地址的数据依次进行写入操作其中高位地址为1，低位地址013AA从 0000H 到 3FFFH依次加 1写入的值为数据总线013DD对应的值。（5）存储器地址为7FFFH时，写入操作完成，控制软件停止对EPROM的编程状态，释放对OE信号和PGM信号的控制。精选学习资料 -

40、 - - - - - - - - 名师归纳总结 - - - - - - -第 15 页，共 35 页5.15 试完成下面的RAM 系统扩充图。假设系统已占用0000 27FFH段内存地址空间，并拟将后面的连续地址空间分配给该扩充RAM。译码器输出A15A14 A13 A12 A11 A10A0 地址空间/Q0 00 0 0 0 000000000011111111111 0000H07FFH /Q1 0 0 1 0800H0FFFH /Q2 0 1 0 1000H17FFH /Q3 0 1 1 1800H1FFFH /Q4 1 0 0 2000H27FFH /Q5 1 0 1 0 000000

41、0001111111111 2800H2BFFH 1 2C00H2FFFH /Q6 1 1 0 /Q7 1 1 1 下面方案的问题：1 地址不连续，驱动设计可能会比较麻烦；2 地址重复，浪费系统地址空间；3 不容易理解，实际上使用可能会有问题；5.16 某电脑系统的存储器地址空间为A8000HCFFFFH ，假设采用单片容量为16K*1 位的 SRAM 芯片，1系统存储容量为多少？2组成该存储系统共需该类芯片多少个？3整个系统应分为多少个芯片组？1该电脑系统的存储器地址空间为A8000HCFFFFH ，系统存储容量为：系统A11 A12 A13 A14 A15 A10 精选学习资料 - - -

42、 - - - - - - 名师归纳总结 - - - - - - -第 16 页，共 35 页(D0000H-A8000H)8bit=28000H*8bit=160KB2单片容量为16K*1 为的 SRAM芯片的存储容量为16Kbit=2KB 组成该存储系统共需该类芯片160KB/2KB=80个3题目未给出该系统的数据位宽为多少，此处设为8bit 位宽则每组芯片组需要8 个单片容量为16K*1 为的 SRAM芯片所有整个系统应分为80/8=10 个芯片组。5.17 由一个具有8 个存储体的低位多体交叉存储体中，如果处理器的访存地址为以下八进制值。求该存储器比单体存储器的平均访问速度提高多少忽略初

43、启时的延时？110018，10028，10038， ，11008 210028，10048，10068， ，12008 310038，10068，10118， ，13008 此处题目有误，10018 应为81001，依次类推低位多体交叉存储体包含8 个存储体，故处理器每次可同时访问相邻8 个地址的数据1访存地址为相邻地址，故存储器比单体存储器的平均访问速度提高8 倍；2访存地址为间隔2 个地址，故存储器比单体存储器的平均访问速度提高4 倍；3访存地址为间隔3 个地址，但访存地址转换为十进制数为3、6、9、12、15、18、21、24、27，分别除8 的余数为3、6、1、4、7、2、5、0、 3

44、，故存储器比单体存储器的平均访问速度提高8 倍可能有误，不确定。六6.2 什么是 I/O 端口？一般接口电路中有哪些端口？I/O 端口指的是 I/O 接口电路中的一些寄存器；一般接口电路中有数据端口、控制端口和状态端口。6.3 CPU对 I/O 端口的编址方式有哪几种？各有什么特点？80 x86对 I/O 端口的编址方式属于哪一种？1独立编址其特点：系统视端口和存储单元为不同的对象。2统一编址存储器映像编址总线结构其特点：将端口看作存储单元，仅以地址范围的不同来区分两者。80 x86 对 I/O 端口的编址方式属于独立编址方式。精选学习资料 - - - - - - - - - 名师归纳总结 -

45、 - - - - - -第 17 页，共 35 页6.4 某电脑系统有8 个 I/O 接口芯片，每个接口芯片占用8 个端口地址。假设起始地址为9000H，8 个接口芯片的地址连续分布，用74LS138作为译码器，试画出端口译码电路图，并说明每个芯片的端口地址范围。接口编号A15A6 A5 A4 A3 A2A0 地址空间1 1001000000 0 0 0 000111 9000H9007H 2 0 0 1 000111 9008H900FH 3 0 1 0 000111 9010H9017H 4 0 1 1 000111 9018H901FH 5 1 0 0 000111 9020H9027H

46、 6 1 0 1 000111 9028H902FH 7 1 1 0 000111 9030H9037H 8 1 1 1 000111 9038H903FH 6.6 CPU与 I/O 设备之间的数据传送有哪几种方式？每种工作方式的特点是什么？各适用于什么场合？无条件控制同步控制：特点：方式简单，CPU随时可无条件读/写数据，无法保证数据总是有效， 适用面窄。适用于外设数据变化缓慢，操作时间固定， 可以被认为始终处于就绪状态。条件控制查询控制 ： 特点： CPU主动，外设被动，执行I/O 操作时 CPU总要先查询外设状态；假设传输条件不满足时，CPU 等待直到条件满足。解决了CPU 与外设间的同

47、步问题，可靠性高，但CPU利用率低，低优先级外设可能无法及时得到响应。适用于CPU不太忙，传送速度不高的场合。中断方式：特点： CPU 在执行现行程序时为处理一些紧急发出的情况，暂时停止当前程序，转而对该紧急事件进行处理，并在处理完后返回正常程序。CPU利用率高，外设具有申请 CPU 中断的主动权，可以实现实时故障处理，实时响应外设的处理，但中断服务需要保护断点占用存储空间，降低速度。适用于 CPU的任务较忙，传送速度要求不高的场合，尤其适用实时控制中紧急事件的处理。DMA 控制：特点：数据不通过CPU ，而由 DMAC 直接完成存储单元或I/O 端口之间的数据传送。接口电路复杂，硬件开销大，

48、大批量数据传送速度极快。适用于存储器与存储器之A5A4A3 接口 2 接口 8 接口 1 Y7 . Y1 Y0 A2A0 C B A EN A15 A14 A7 A6 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 18 页，共 35 页间，存储器与外设之间的大批量数据传送的场合。通道方式：特点：以程序方式进行I/O 管理，可直接访问主存储器，不需CPU干预，可通过通道程序实现除数据传输外的其他操作。6.7 常用的中断优先级的管理方式有哪几种？分别有哪些优缺点？软件查询：方法简单，实现起来较容易，效率低。硬件排序：占用硬件资源，效率较高。中断控制芯

49、片：成本较高，效率很高。6.8 在微机与外设的几种输入/输出方式中，便于CPU 处理随机事件和提高工作效率的I/O方式是哪一种？数据传输速率最快的是哪一种？便于 CPU处理随机事件和提高工作效率的是中断方式，数据传输速率最快的是DMA 控制方式。七7.1 ARM处理器有几种运行模式， 处理器如何区别各种不同的运行模式？ARM 处理器有7 中运行模式：用户模式 user：ARM 处理器正常的程序执行状态快速中断模式 fiq：处理高速中断，用于高速数据传输或通道处理外部中断模式 irq：用于普通的中断处理管理模式 supervisor ：操作系统使用的保护模式，系统复位后的默认模式中止模式 abo

50、rt ：数据或指令预取中止时进入该模式未定义模式 undefined ：处理未定义指令，用于支持硬件协处理器的软件仿真系统模式 system ：运行特权级的操作系统任务处理器使用CPSR寄存器中的M4M0 位来指示不同的运行模式。7.2 通用寄存器中 PC 、CPSR 和 SPSR 的作用各是什么？PC ：程序计数器，用于保存处理器要取的下一条指令的地址。CPSR ：当前程序状态寄存器，CPSR保存条件标志位、中断禁止位、当前处理器模式标志，以及其他一些相关的控制和状态位。SPSR ：备份程序状态寄存器，当异常发生时，SPSR用于保存 CPSR的当前值，当从异常退出时，可用SPSR来恢复 CP