EDA期末考试题03(DOC).pdf

《EDA期末考试题03(DOC).pdf》由会员分享，可在线阅读，更多相关《EDA期末考试题03(DOC).pdf（6页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第1页共5页EDA 期末试题密卷一、单项选择题：（20分）1 . IP 核在 EDA 技术和开发中具有十分重要的地位；提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为。AA. 软 IP B. 固 IP C. 硬 IP D. 都不是2 . 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_ 是错误的。 D A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综

2、合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。3. 大规模可编程器件主要有FPGA 、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是_C_ A. FPGA 是基于 : 乘积项结构的可编程逻辑器件；B. FPGA 是全称为复杂可编程逻辑器件；C. 基于 SRAM 勺 FPGA 器件，在每次上电后必须进行一次配置；D. 在 Altera 公司生产的器件中，MAX700Q 系列属 FPGA 结构。4. _ 进程中的变量赋值语句，其变量更新是。A A. 立即完成；B. 按顺序完成；C. 在进程的最后完成；D. 都不

3、对。5. VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_ 。D A. 器件外部特性；B. 器件的综合约束；C. 器件外部特性与内部功能；D. 器件的内部功能。6. _ 不完整的 IF 语句，其综合结果可实现。AA. 时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路7. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）指出下列哪些方法是面积优化_ 。B流水线设计资源共享逻辑优化串行化寄存器配平关键路径法A. B.C.D.8. _ 下列标识符中，是不合法的标识符。BA. StateO B. 9mo

4、o n C. Not_Ack_0 D. sig nail9. _ 关于 VHDL 中的数字，请找出以下数字中最大的一个：_ 。AA. 2#1111_1110#B. 8#276# C. 10#170# D. 16#E#E110. _ 下列 EDA 软件中，哪一个不具有逻辑综合功能：_ 。B A. Max+Plus II B. ModelSim C. Quartus II 第2页共5页D. Syn plify第3页共5页、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）1. VHDL 超高速集成电路硬件描述语言2. FPGA 现场可编程门阵列3. RTL 寄存器传输级4. SOPC

5、可编程片上系统5. EAB 嵌入式阵列块、VHDLg序填空： (10分)下面程序是参数可定制带计数使能异步复位计数器的VHDL 描述，试补充完整。-N-bit Up Counter with Load, Count Enable, and -Asynchronous Reset library ieee; use IEEE.std_logic_1164.all; use IEEE .std_logic_unsigned. all; use IEEE.std_logic_arith.all; entity counter is generic (width : integer := 8); po

6、rt(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : in std_logic; q : out std_logic_vector ( width - 1 downto 0); end counter_n; architecture behave of counter is signal count : std_logic_vector (width-1 downto 0); begin process(clk, rst) begin if rst = 1 then count 0); - - 清零elsi

7、f clk event and clk = 1 then - 边沿检测if load = 1 then count = data; elsif en = 1 then count = count + 1; end if ; end if; end process; q = count ; end behave; 四、VHDLg序改错： (10分)仔细阅读下列程序，回答问题1 LIBRARY IEEE; 2 USE IEEE.STD_LOGIC_1164.ALL; 3 3 ENTITY CNT10 IS 4 PORT ( CLK : IN STD_LOGIC ; 5 Q : OUT STD_LO

8、GIC_VECTOR(3 DOWNTO 0); 6 END CNT10; 7 ARCHITECTURE bhv OF CNT10 IS 8 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 9 BEGIN 10 PROCESS (CLK) BEGIN 11 IF RISING_EDGE(CLK) begin 12 IF Q1 9 THEN 13 Q1=Q1 + 1 ; 14 ELSE 15 Q1 0); 16 END IF; 17 END IF; 18 END PROCESS ; 19 Q | 0 of 0当前编译的程序文件没有放在指定文件夹内，所以系统找不到

9、WORK 工作库。第4页共5页五、VHDL程序设计：（15分）设计一数据选择器MUX, 其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器 MUX 的结构体。六、根据原理图写出相应的VHDL程序：（15 分）SEL(1:0) SEL 00 01 10 11 OTHERS （a）用if语句。（b）用case语句。（c）用when else语句。Library ieee; Use ieee.std_logic_1164.all; Entity mymux is Port ( sel : in std_logic_vector(1 downto 0); Ain, Bin :

10、 in std_logic_vector(1 downto 0); Cout : out std_logic_vector(1 downto 0); End mymux; Architecture one of mymux is Begin Process (sel, ain, bin) Begin If sel = 00 ” then cout = ain or bin; Elsif sel = 01 ” then cout = ain xor bin; Elsif sel = 10 ” then cout = ain and bin; Else cout cout cout cout co

11、ut = ain nor bin; End case; End process; End two; Architecture three of mymux is Begin Cout D Q:*CLRNI Fd-Kff:hftl V.WWW*Library ieee; Use ieee.std_logic_1164.all; Entity mycir is Port ( din, clk : in std_logic; Qout : out std_logic); End mycir; Architecture behave of mycir is Signal a, b, c; Begin

12、Qout = c nand (a xor b); Process (clk) Begin If clk event and clk = A = din; B = A; C 第5页共5页七、综合题：（20分）（一）已知状态机状态图如图a 所示；完成下列各题:in a = in a = “01 ”out a = in a /= “0101st0 st3in a /= 00 ”st1z out_a = 1000 ”in a = 11 in a /= in a /= 11 st2out a = “1101out a if ina = 00 then n_st = st0; Else n_st = st

13、1; End if; Outa if ina = 00 then n_st = st1; Else n_st = st2; End if; Outa if ina = “11 ” then n_st = st0; Else n_st = st3; End if; Outa if ina = “11 ” then n_st = st3; Else n_st = st0; End if; Outa n_st = st0; End case; End process; End one; 3.若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值( 制信号(out_a) ;c_sta

14、te ）和输出控clk out a reset c_state n_state COM in a 图 b 状态机结构图1. 试判断该状态机类型，并说明理由。该状态机为moore 型状态机，输出数据outa 和输入 ina 没有直接逻辑关系 ,序逻辑。2. 根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的Library ieee; Use ieee.std_logic_1164.all; Entity mooreb is Port (clk, reset : in std_logic; Ina : in std_logic_vector (1 downto 0); Outa

15、 : out std_logic_vector (3 downto 0); End mooreb; Architecture one of mooreb is Type ms_state is (stO, st1, st2, st3); Signal c_st, n_st : ms_state; Begin Process (clk, reset) Begin If reset = 1 then c_st = st0; Elsif clk event and clk = 1 then c st clk, q = addr); U2 : lrom port map (address = addr, q = to_da); End one;ENTITY lrom IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0); q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) ); END lrom; 试用 VHDL 描述该系统的顶层设计( 使用例化语句 ) 。图中 lent、lrom 都是在MAX+Plusll 中使用MegaWizard 调用的 LPM 模块，其VHDL 描述中 Entity 部分分别如下：1