2022年数字跑表VerilogHDL程序 2.pdf
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1、数字跑表 VerilogHDL 程序顶层模块module paobiao(CLK,CLR,PAUSE,CLK,CLK1); input CLK,CLK1; / 100Hz 基准时钟， 1kHz 数码管扫描时钟input CLR, PAUSE; output3:0 MSH,MSL,SH,SL,MH,ML; reg3:0 MSH,MSL,SH,SL,MH,ML; wire3:0 dec_in; jishi jishi(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); count10 count10(CLK,CLK1); decode4_7 decode4_7(decodeou
2、t,dec_in); segscan segscan(dec_in,MSL,MSH,SL,SL,ML,MH); endmodule 时基分频器模块module count10(CLK,CLK1); input CLK1; output CLK; reg4:0 qout; always (posedge CLK1) begin if(qout9) qout=qout+1; else qout=0; end assign CLK=(qout=9)?1:0; endmodule reg CLK1; reg 4:0qunt; always (posedge CLK or negedge RST) /异
3、步清零begin if(rst) begin qunt=5d0; end else if(qunt=5d9) begin qunt=5d0; end else begin qunt=qunt+1b1; end end wire CLK1; assign CLK1=qunt4; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 4 页 - - - - - - - - - 计时器模块/*信号定义CLK：时钟信号；CLR：异步复位信号；PAUSE：暂停/启动信号；MSH，MSL：
4、百分秒的高位和低位；SH，SL：秒信号的高位和低位；MH，ML：分钟信号的高位和低位。*/ module jishi(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); input CLR, CLK, PAUSE; output3:0 MSH,MSL,SH,SL,MH,ML; reg3:0 MSH,MSL,SH,SL,MH,ML; reg cn1,cn2; /cn1 为百分秒向秒的进位， cn2为秒向分的进位/*百分秒计数进程，每计满100，cn1产生一个进位 1* always(posedge CLK or posedge CLR) begin if(CLR) begin
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