电子设计自动化技术(EDA)ppt课件.pptx

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1、EDA技术与应用 中国地质大学 通信工程系数字系统中状态机的设计数字系统中状态机的设计EDA技术与应用 中国地质大学 通信工程系回忆计数器设计 设计一电路，包含基4计数器，和译码输出模块。计数器的输出(Present_value)从0到3循环；当计数值为2时，译码输出(DataOut)为“1”，否则输出“0”。Regs1ClkPresent_valueQ(n)Next_valueQ(n+1) 译码DataOutZ(n)EDA技术与应用 中国地质大学 通信工程系Regs1ClkPresent_valueQ(n)Next_valueQ(n+1) 译码DataOutZ(n)00/001/010/11

2、1/0EDA技术与应用 中国地质大学 通信工程系Regs/-1ClkPresent_valueQ(n)Next_valueQ(n+1) 译码DataOutZ(n)00/001/010/111/0扩展一个输入端扩展一个输入端din，当当din = 1时计时计数器递增计数；当数器递增计数；当din = 0时计数器递时计数器递减计数。减计数。dinDin = 1Din = 1Din = 1Din = 1Din = 0Din = 0Din = 0Din = 0EDA技术与应用 中国地质大学 通信工程系Regs/-1ClkPresent_valueQ(n)Next_valueQ(n+1) 译码DataO

3、utZ(n)再将计数器修改成再将计数器修改成一个状态转换器，一个状态转换器，状态为状态为S0, S1, S2, S3。每个状态的取每个状态的取值根据具体情况而值根据具体情况而定。比如定。比如S0 = 00, S1 = 11, S3 = 01, S4 = 10。dinDin = 1Din = 1Din = 1Din = 100/001/010/111/0Din = 0Din = 0Din = 0Din = 0EDA技术与应用 中国地质大学 通信工程系Regs译码ClkPresent_valueQ(n)Next_valueQ(n+1) 译码DataOutZ(n)再将计数器修改成再将计数器修改成一个

4、状态转换器，一个状态转换器，状态为状态为S0, S1, S2, S3。每个状态的取每个状态的取值根据具体情况而值根据具体情况而定。比如定。比如S0 = 00, S1 = 11, S3 = 01, S4 = 10。dinDin = 1Din = 1Din = 1Din = 1S0/0S1/0S2/1S3/0Din = 0Din = 0Din = 0Din = 0EDA技术与应用 中国地质大学 通信工程系Regs译码ClkPresent_stateQ(n)Next_stateQ(n+1) 译码DataOutZ(n)dinDin = 1Din = 1Din = 1Din = 1S0/0S1/0S2/

5、1S3/0Din = 0Din = 0Din = 0Din = 0现在我们得到了一个现在我们得到了一个比较通用的时序电路，比较通用的时序电路，这种电路统称为状态这种电路统称为状态机机(State Machine)。EDA技术与应用 中国地质大学 通信工程系状态机的分类：状态机的分类： NS组合逻辑电路 CS 寄存器 OL组合逻辑电路DIN CP RDMoore状态机内部结构图DOUTDOUT NS组合逻辑电路 CS 寄存器 OL组合逻辑电路DIN CP RDMealy状态机的内部结构图moore型和型和mealy型型EDA技术与应用 中国地质大学 通信工程系状态机的表示方法状态机的表示方法1方

6、法一：状态转换表方法一：状态转换表输入当前状态下一状态输出0000001010000000EDA技术与应用 中国地质大学 通信工程系状态机的表示方法状态机的表示方法2方法二：算法流程图方法二：算法流程图 方法与软件程序的流程图类似状态转换表和算法流程图都不适合复杂系统的设计状态机的表示方法状态机的表示方法3方法三：状态转换图方法三：状态转换图这是最流这是最流行的表示行的表示方法方法状态1状态4状态2状态3入入/出出入入入入入入/出出/出出/出出Moore条件控制定序直接控制定序状态机的表示方法状态机的表示方法3方法三：状态转换图方法三：状态转换图这是最流这是最流行的表示行的表示方法方法状态1状

7、态4状态2状态3入入 /出出入入入入入入/出出/出出/出出/出出Mealy条件控制定序直接控制定序EDA技术与应用 中国地质大学 通信工程系为什么要使用状态机为什么要使用状态机一般有限状态机的设计一般有限状态机的设计 有限状态机克服了有限状态机克服了纯硬件数字系统顺序方式控制不灵活纯硬件数字系统顺序方式控制不灵活的缺点。的缺点。 状态机的结构模式相对简单状态机的结构模式相对简单。 状态机容易构成性能良好的同步时序逻辑模块状态机容易构成性能良好的同步时序逻辑模块。 状态机的状态机的VHDLVHDL表述丰富多样表述丰富多样。 在高速运算和控制方面，状态机更有其巨大的优势在高速运算和控制方面，状态机

8、更有其巨大的优势。 就可靠性而言，状态机的优势也是十分明显的就可靠性而言，状态机的优势也是十分明显的。EDA技术与应用 中国地质大学 通信工程系有限状态机的有限状态机的VHDL设计设计用户自定义数据类型定义语句用户自定义数据类型定义语句TYPETYPE语句用法如下：语句用法如下：TYPE TYPE 数据类型名数据类型名 IS IS 数据类型定义数据类型定义 OF OF 基本数据类型基本数据类型 ; ;或或TYPE TYPE 数据类型名数据类型名 IS IS 数据类型定义数据类型定义 ; ;以下列出了两种不同的定义方式：以下列出了两种不同的定义方式：TYPE TYPE myarraymyarra

9、y IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ;TYPE week IS (sunTYPE week IS (sun，monmon，tuetue，wedwed，thuthu，frifri，sat) ;sat) ;EDA技术与应用 中国地质大学 通信工程系有限状态机的有限状态机的VHDL设计设计用户自定义数据类型定义语句用户自定义数据类型定义语句TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ;SIGNAL present_state，next_state :

10、 m_state ;EDA技术与应用 中国地质大学 通信工程系一般有限状态机的设计实现一般有限状态机的设计实现有限状态机的有限状态机的VHDL设计设计1. 1. 说明部分说明部分2. 2. 主控时序进程主控时序进程com b_outputsstate_inputsresetclkF S M :s_m achineC O Mnext_statecurrent_stateP R O C E S SR E GP R O C E S S一般状态机结构框图工作示意图一般状态机结构框图工作示意图ARCHITECTURE .IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL cu

11、rrent_state, next_state: FSM_ST; . 主控时序进程主控组合进程EDA技术与应用 中国地质大学 通信工程系3. 3. 主控组合进程主控组合进程一般有限状态机的设计实现一般有限状态机的设计实现 主控组合进程的任务是根据外部输入的控制信号主控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号），或（和）当前状态的主控的组合或时序进程的信号），或（和）当前状态的状态值确定下一状态（状态值确定下一状态（next_statenext_state）的取向，即）的取向，

12、即next_statenext_state的取值内容，以及确定对外输出或对内部其的取值内容，以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容。它组合或时序进程输出控制信号的内容。4. 4. 辅助进程辅助进程EDA技术与应用 中国地质大学 通信工程系LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANG

13、E 0 TO 15 );END s_machine;ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST;BEGIN REG: PROCESS (reset,clk) BEGIN IF reset = 1 THEN current_state = s0; ELSIF clk=1 AND clkEVENT THEN current_state comb_outputs= 5; IF state_inputs = 00 THEN next

14、_state=s0; ELSE next_state comb_outputs= 8; IF state_inputs = 00 THEN next_state=s1; ELSE next_state comb_outputs= 12; IF state_inputs = 11 THEN next_state = s0; ELSE next_state comb_outputs = 14; IF state_inputs = 11 THEN next_state = s3; ELSE next_state = s0; END IF; END case; END PROCESS; END beh

15、v;接上页接上页思考：moore？ormealy？EDA技术与应用 中国地质大学 通信工程系状态机的工作时序图状态机的工作时序图一般有限状态机的设计一般有限状态机的设计状态机的应用设计例子：设计一个二进制序列检测器，当检测例子：设计一个二进制序列检测器，当检测到到10110序列时，就输出序列时，就输出1(一个时钟周期的脉一个时钟周期的脉冲冲)。其他情况下输出。其他情况下输出0。 规定检测到一次之后，检测器复位到最初规定检测到一次之后，检测器复位到最初始的状态，重新从头检测。如下所示：始的状态，重新从头检测。如下所示：输入：01101101101100输出：00000001000001状态转换图

16、设计（Moore）10110S0/0S1/0S2/0S3/0S4/0S5/1Reset1100110100101011 0s1 s2s3s4 s5s0问题问题1：如何保证：如何保证状态机在初始时状状态机在初始时状态为态为s0？问题问题2：在状态：在状态机跑飞，即脱离机跑飞，即脱离有效状态有效状态(s0s5)时，如何使状时，如何使状态机能恢复工作态机能恢复工作Sx/0波形 波形如下图所示问题：如果需要问题：如果需要将输出脉冲往前将输出脉冲往前推一个时钟周期，推一个时钟周期，该如何修改设计？该如何修改设计？101101011 0s1 s2s3s4 s5s0输入输入时钟时钟输出输出当前状态当前状态

17、发现当当前壮发现当当前壮态为态为s4，并且输并且输入为入为0时时，输出，输出为为1。状态转换图设计(Mealy)S0S1S2S3S4S5Reset100110100101sX/0/0/0/0/0/0/0/0/0/1/0/0101101011 0s1 s2s3s4 s5s0/00/1s0EDA技术与应用 中国地质大学 通信工程系练习：用状态机设计序列检测器（练习：用状态机设计序列检测器（1101001）在通信系统中可以在通信系统中可以有什么用途？有什么用途？EDA技术与应用 中国地质大学 通信工程系EDA技术与应用 中国地质大学 通信工程系 VHDL综合器易于优化 易构成性能良好的时序逻辑模块

18、结构模式简单、层次分明、易读易懂、易排错 运行模式类似于CPU，易于进行顺序控制 利用同步时序和全局时钟线可实现高速FSM 高可靠性，非法状态易控制 EDA技术与应用 中国地质大学 通信工程系EDA技术与应用 中国地质大学 通信工程系AD574控制方法 现在我们来讨论AD574A 的CE、12/n8、nCS、R/nC和A0 对其工作状态的控制过程。在CE=1、nCS=0 同时满足时，AD574A 才会正常工作， 在AD574 处于工作状态时，当R/nC=0 时A/D 转换，当R/nC=1 时进行数据读出。12/n8和A0 端用来控制启动转换的方式和数据输出格式。 A0=0时，启动的是按完整12

19、 位数据方式进行的。当A0=1 时，按8 位A/D 转换方式进行。 当R/nC=1，也即当AD574A 处于数据状态时，A0 和12/n8控制数据输出状态的格式。当12/n8=1 时，数据以12 位并行输出，当12/n8=0 时，数据以8 位分两次输出。而当A0=0 时，输出转换数据的高8 位，A0=1 时输出A/D 转换数据的低4 位，这四位占一个字节的高半字节，低半字节补零。其控制逻辑真值表见表1。EDA技术与应用 中国地质大学 通信工程系Moore型有限状态机的设计型有限状态机的设计三进程有限状态机三进程有限状态机CE nCS R/nC 12/n8 A0工 作 状 态0XXXX禁止X1X

20、XX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效AD574逻辑控制真值表（逻辑控制真值表（X表示任意）表示任意）EDA技术与应用 中国地质大学 通信工程系三进程有限状态机三进程有限状态机AD574工作时序工作时序 STATUS：AD574芯片的一个输出引脚，标志芯片的忙或闲的状态，在转换进行时，它为高电平，转换结束时变低电平。EDA技术与应用 中国地质大学 通信工程系8051与AD574的接口电路EDA技术与应用 中国地质大学 通信工程系三进程有限状态机三进程有限状态机AD574工作时序工作时序ED

21、A技术与应用 中国地质大学 通信工程系三进程有限状态机三进程有限状态机 采样状态机结构框图采样状态机结构框图EDA技术与应用 中国地质大学 通信工程系LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT (D :IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK ,STATUS : IN STD_LOGIC;-状态机时钟状态机时钟CLK，AD574状态信号状态信号STATUS LOCK0 : OUT STD_LOGIC; -内部锁存信号内部锁存信号LOCK的测试信号的测试信号 CS,A0,RC,K

22、12X8 : OUT STD_LOGIC; -AD574控制信号控制信号 Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0); -锁存数据输出锁存数据输出END AD574;ARCHITECTURE behav OF AD574 ISTYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN K12X8

23、 = 1; LOCK0 next_state next_state IF (STATUS=1) THEN next_state = st2; ELSE next_state next_state next_state next_state CS=1; A0=1;RC=1;LOCK CS=0; A0=0;RC=0;LOCK CS=0; A0=0;RC=0;LOCK CS=0; A0=0;RC=1;LOCK CS=0; A0=0;RC=1;LOCKCS=1; A0=1;RC=1;LOCK=0;-其它情况返回初始态其它情况返回初始态 接下页接下页接上页接上页EDA技术与应用 中国地质大学 通信工程系

24、END CASE ; END PROCESS COM2 ; REG: PROCESS (CLK) - 时序进程时序进程 BEGIN IF ( CLKEVENT AND CLK=1) THEN current_state = next_state; END IF; END PROCESS REG; LATCH1 : PROCESS (LOCK) - 数据锁存器进程数据锁存器进程 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCESS ; Q = REGL; END behav;接上页接上页EDA技术与应用 中国地质大学

25、通信工程系三进程有限状态机三进程有限状态机AD574采样状态机工作时序采样状态机工作时序EDA技术与应用 中国地质大学 通信工程系单进程单进程Moore型有限状态机型有限状态机LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT (DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYP

26、E ST_TYPE IS (ST0, ST1, ST2, ST3,ST4); SIGNAL C_ST : ST_TYPE ; BEGIN PROCESS(CLK,RST) BEGIN IF RST =1 THEN C_ST = ST0 ; Q IF DATAIN =10 THEN C_ST = ST1 ; ELSE C_ST = ST0 ; END IF; Q IF DATAIN =11 THEN C_ST = ST2 ; ELSE C_ST = ST1 ;END IF; Q IF DATAIN =01 THEN C_ST = ST3 ; ELSE C_ST = ST0 ;END IF; Q

27、IF DATAIN =00 THEN C_ST = ST4 ; ELSE C_ST = ST2 ;END IF; Q IF DATAIN =11 THEN C_ST = ST0 ; ELSE C_ST = ST3 ;END IF; Q C_ST = ST0; END CASE; END IF; END PROCESS;END behav;接上页接上页EDA技术与应用 中国地质大学 通信工程系状态机综合后的状态机综合后的RTL电路模块图电路模块图单进程单进程Moore型有限状态机型有限状态机EDA技术与应用 中国地质大学 通信工程系单进程单进程Moore型有限状态机型有限状态机单进程状态机工作时

28、序单进程状态机工作时序EDA技术与应用 中国地质大学 通信工程系单进程单进程Moore型有限状态机型有限状态机2进程状态机工作时序图进程状态机工作时序图EDA技术与应用 中国地质大学 通信工程系Mealy型有限状态机的设计型有限状态机的设计LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 IS T

29、YPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; BEGIN COMREG : PROCESS(CLK,RESET) -决定转换状态的进程决定转换状态的进程 BEGIN IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN = 1 THEN Q = 10000 ; ELSE Q

30、IF DATAIN = 0 THEN Q = 10111 ; ELSE Q IF DATAIN = 1 THEN Q = 10101 ; ELSE Q IF DATAIN = 0 THEN Q = 11011 ; ELSE Q IF DATAIN = 1 THEN Q = 11101 ; ELSE Q Q=00000 ; END CASE ;END PROCESS COM1 ;END behav;接上页接上页上例状态机工作时序图上例状态机工作时序图EDA技术与应用 中国地质大学 通信工程系MEALY2： LIBRARY IEEE; -MEALY FSMUSE IEEE.STD_LOGIC_11

31、64.ALL;ENTITY MEALY2 IS PORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;ARCHITECTURE behav OF MEALY2 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN COMREG : PROCESS(CLK,RESET) -决定转换状态的进程决定转换状态

32、的进程 BEGIN IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN = 1 THEN Q2 := 10000 ; ELSE Q2 := 01010 ; END IF ; WHEN st1 = IF DATAIN = 0 THEN Q2 := 10111 ; ELSE Q2:=10100 ; END IF ; WHEN st2 = IF DATAI

33、N = 1 THEN Q2 := 10101 ; ELSE Q2:=10011 ; END IF ; WHEN st3= IF DATAIN = 0 THEN Q2 := 11011 ; ELSE Q2:=01001 ; END IF ; WHEN st4= IF DATAIN = 1 THEN Q2 := 11101 ; ELSE Q2:=01101 ; END IF ; WHEN OTHERS = Q2:=00000 ; END CASE ; 接下页接下页EDA技术与应用 中国地质大学 通信工程系IF CLKEVENT AND CLK = 1 THEN Q1=Q2; END IF; END

34、 PROCESS COM1 ; Q next_state next_state IF (STATUS=1) THEN next_state = st2; ELSE next_state next_state next_state next_state = st0; END CASE ; OUT4 = current_state(4 DOWNTO 1); END PROCESS COM1 ; REG: PROCESS (CLK) - 时序进程时序进程 BEGIN IF ( CLKEVENT AND CLK=1) THEN current_state = next_state; END IF; E

35、ND PROCESS REG; LK = current_state(1) ; LATCH1 : PROCESS ( LK ) - 数据锁存器进程数据锁存器进程 BEGIN IF LK=1 AND LKEVENT THEN REGL = D ; 接下页接下页EDA技术与应用 中国地质大学 通信工程系END IF; END PROCESS ; Q next_state next_state next_state next_state = st0; END case;.alarm if(inx=1) then state= B; elsif(inx=1) then state if(inx=1)

36、then state= C; elsif(inx=0) then state if(inx=1) then state= C; elsif(inx=0) then state= A; end if;END CASE; end if; end process;EDA技术与应用 中国地质大学 通信工程系One-hot Encoding(1)architecture one of statemachine2 is constant A :std_logic_vector(2 downto 0) := 001; constant B :std_logic_vector(2 downto 0) := 0

37、10; constant C :std_logic_vector(2 downto 0) := 100; signal state : std_logic_vector( 2 downto 0);begin process(clk) begin if(reset = 0) then state if(inx=1) then state= B; elsif(inx=0) then state if(inx=1) then state= C; elsif(inx=0) then state if(inx=1) then state= C; elsif(inx=0) then state= A; e

38、nd if; END CASE; end if; end process; end one;EDA技术与应用 中国地质大学 通信工程系One-hot Encoding(2-1) process(inx , iState) variable iNext_State :std_logic_vector ( 2 downto 0); begin iNext_State := 000; if(istate (0)=1) then if(inx=1) then iNext_State(1) := 1; elsif(inx=0) then iNext_State(0) := 1; end if; elsi

39、f(istate (1)=1)then if(inx=1) then iNext_State(2) := 1; elsif(inx=0) then iNext_State(0) := 1; end if;else if(inx=1) then iNext_State(2) := 1; elsif(inx=0) then iNext_State(0) := 1; end if; end if; next_state = iNext_State; end process;EDA技术与应用 中国地质大学 通信工程系One-hot Encoding(2-2) process(clk)begin if(

40、reset=0) then istate = 001; elsif(clkevent and clk=1) then istate = next_state; end if;end process;EDA技术与应用 中国地质大学 通信工程系实验三：数字钟设计实验三：数字钟设计基本要求：1、24小时计数显示（时分秒）；2、具有校时功能（时，分） ；附加要求：实现闹钟功能（定时，闹响）；提示功能（如校时的字符闪烁）；注：分组完成，每组2人。EDA技术与应用 中国地质大学 通信工程系设计要求 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃

41、音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。 EDA技术与应用 中国地质大学 通信工程系设计提示 主控电路 计数器模块 扫描显示 EDA技术与应用 中国地质大学 通信工程系主控电路A、B：模式选择，AB=00为模式0，计时状态； AB=01为模式1，手动校时状态； AB=10为模式2，闹钟设置状态。Turn：turn=0时，在手动校对时，选择调整分钟部分； turn=1时，在手动校对时，选择调整小时部分。Change：在手动校时或闹钟设置模式下，每按一次，计数器加1。Reset：reset=0时，整个系统复位；reset=1时，系统计时或其它特殊功能操作。

42、Reset1：reset1=0时，关闭闹铃信号； reset1=1时，可对闹铃进行设置。状态显示信号（发光管）：LD_alert：指示是否设置了闹铃功能；LD_h：指示当前调整的是小时信号；LD_m：指示当前调整的是分钟信号。EDA技术与应用 中国地质大学 通信工程系EDA技术与应用 中国地质大学 通信工程系考虑输入：ClkModeSet输出：DisplayFounctionAlarmEDA技术与应用 中国地质大学 通信工程系计数模块显示模块控制模块分频模块EDA技术与应用 中国地质大学 通信工程系计数模块显示模块控制模块分频模块alarm日期设置EDA技术与应用 中国地质大学 通信工程系报告要求：报告要求：每组提交一份打印版每组提交一份打印版，页数不多于8页。包括运行结果，不运行结果，不包括包括VHDL程序。程序。报告内容要求：报告内容要求：写明组内成员具体工作，尽量详细写明组内成员具体工作，尽量详细各模块应给出简要说明、端口定义和结构框图各模块应给出简要说明、端口定义和结构框图严禁抄袭、伪造实验数据。严禁抄袭、伪造实验数据。