2022年2022年计算机专业基础综合模拟试卷 3.pdf

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1、计算机专业基础综合（计算机组成原理）模拟试卷3 ( 总分： 56.00 ，做题时间： 90 分钟 ) 一、单项选择题 ( 总题数： 23，分数： 46.00) 1. 单项选择题1-40 小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（分数：2.00 ）_ 解析：2. 下列关于存储系统层次结构的说法中，不正确的是( ) 。（分数： 2.00 ）A. 存储层次结构中，离CPU越近的存储器速度越快，价格越贵，容量越小B.Cache 一主存层次设置的目的是为了提高主存的等效访问速度C.主存一辅存层次设置的目的是为了提高主存的等效存储容量D.存储系统层次结构对程序员都是透明的解析：解析

2、：此题考查的知识点：存储系统层次结构的基本概念。Cache一主存层次对所有程序员都是透明的。主存一辅存层次只对应用程序员透明，对系统程序员不透明。3. 存储器的存取周期与存储器的存取时间的关系是( ) 。（分数： 2.00 ）A. 存取周期大于存取时间B. 存取周期等于存取时间C.存取周期小于存取时间D.存取周期与存取时间关系不确定解析：解析：此题考查存储器存取周期与存取时间的概念及其关系。存取周期是存储器进行连续地读或写操作允许的最短时间间隔，存取时间是存储器进行一次读或写操作所需的平均时间。4. 以下几种存储器中，存取速度最快的是( ) 。（分数： 2.00 ）A.Cache B. 寄存器

3、C.内存D.光盘解析：解析：存储层次结构中，离CPU越近的存储器速度越快，价格越贵，容量越小。寄存器就是离CPU最近的存储器。5. 属于易失性存储器的是( )。（分数： 2.00 ）A.E 2 PROM B.Cache C.Flash Memory D.CD-ROM 解析：解析：易失性存储器包括Cache。6. 虚拟存储器理论上的最大容量取决于( )。（分数： 2.00 ）A. 辅存容量B. 主存容量C.虚地址长度D.实地址长度解析：解析：虚地址和实地址是虚拟存储器的两个基本概念，虚拟存储器的最大容量取决于虚地址长度，主存储器的最大容量取决于实地址长度。7. 下列存储保护方案中，不是针对“地址

4、越界”访存违例的是( ) 。（分数： 2.00 ）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 6 页 - - - - - - - - - A. 界限保护B. 键保护C.环保护D.设置访问权限位解析：解析：设置访问权限位是针对“访问越权”访存违例的。8. 下列关于 DRAM 刷新的说法中，错误的是( )。（分数： 2.00 ）A. 刷新是指对 DRAM 中的存储电容重新充电B. 刷新是通过对存储单元进行“读但不输出数据”的操作来实现C.由于 DRAM 内部设有专门的刷新

5、电路，所以访存期间允许进行刷新D.刷新期间不允许访存，这段时间称为“访存死区( 也叫死时间 )”解析：解析： DRAM 在访存期间不允许刷新。9. 下列关于 ROM 和 RAM 的叙述中，正确的是( ) 。（分数： 2.00 ）A.CD-ROM 实质上是 ROM B.Flash是对 RAM 的改进，可以实现随机存取C.RAM的读出方式是破坏性读出，因此读后需要再生D.只有 DRAM 读后需要刷新解析：解析： CD ROM 是光盘存储器，是一种机械式的存储器，与ROM 有本质的区别，选项A错误。 Flash存储器是 E 2 PROM 的改进产品，虽然它也可以实现随机存取，但从原理上讲仍属于ROM

6、 ，而且 RAM 是易失性存储器，选项B错误。 DRAM 的读出方式并不是破坏性的，读出后不需再生，选项C错误。SRAM 采用双稳态触发器来记忆信息，因此不需要再生； 而 DRAM 采用电容存储电荷的原理来存储信息，只能维持很短的时间，因此需要再生，选项D 正确。10. 下面是有关DRAM 和 SRAM 存储器芯片的叙述：I DRAM 芯片的集成度比SRAM 高 DRAM 芯片的成本比SRAM 高DRAM 芯片的速度比SRAM 快 DRAM 芯片工作时需要刷新，SRAM 芯片工作时不需要刷新通常情况下，错误的是 ( )。（分数： 2.00 ）A.I 和B.和C.和D.I 和解析：解析： DRA

7、M 的集成度高于SRAM ，SRAM 的速度高于 DRAM ，可以推出DRAM 的成本低于 SRAM 。SRAM 芯片工作时不需要刷新，DRAM 芯片工作时需要刷新。随机存储器RAM 可分为静态和动态两种。SRAM 由 6 个MOS 管组成一个记忆单元，它的存取速度快，但集成度低，功耗也较大；DRAM 由 4 个 MOS 管或单个 MOs管组成一个记忆单元，它的集成度高，功耗小，但存取速度慢。DRAM 是靠 MOS 电路中的栅极电容来存储信息的， 栅极电容上的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程称为刷新。11. 下列关于 DRAM 刷新的说法中

8、，错误的是( ) 。（分数： 2.00 ）A. 刷新操作按行进行，一次刷新一行中的全部存储单元B. 刷新所需的行地址由DRAM 内部的刷新计数器( 行地址生成器 ) 给出C.集中刷新的“死时间”要大于异步刷新的“死时间”D.分散刷新方式同样存在“死时间”解析：解析：分散刷新方式不存在死时间。12. 下列关于 Cache 的说法中，正确的是( ) 。（分数： 2.00 ）A. 采用直接映像时，Cache无需考虑替换问题B. 如果选用最优替换算法，则Cache的命中率可以达到100C.Cache 本身的速度越快，则Cache存储器的等效访问速度就越快名师资料总结 - - -精品资料欢迎下载 - -

9、 - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 6 页 - - - - - - - - - D.Cache 的容量与主存的容量差别越大越好解析：解析：由于主存块是在不命中时被装入Cache，所以 Cache命中率不可能达到100。命中率比 Cache本身速度对 Cache 的等效访问速度影响更大。13.“小端次序”的机器上，四字节数据12345678H按字节地址由小到大依次存在为( )。（分数： 2.00 ）A.12345678H B.56781234H C.34127856H D.78563412H 解析：解析：此题

10、考查小端次序的基本概念。14. 为了提高访问主存中信息的速度，要求“信息按整数边界存储( 对齐方式存储 )”，其含义是( )。（分数： 2.00 ）A. 信息的字节长度必须是整数B. 信息单元的存储地址是其字节长度的整数倍C.信息单元的字节长度必须是整数D.信息单元的存储地址必须是整数解析：解析：此题考查“信息按整数边界存储”的概念。15. 某存储系统中，主存容量是Cache 容量的 1024 倍， Cache被分为 8 个块，当主存地址和Cache地址采用直接映像方式时，地址映射表的大小应为( ) 。( 假设不考虑一致维护位。) （分数： 2.00 ）A.61025 bitsB.810 bi

11、tsC.61024 bitsD.811 bits解析：解析：由于Cache被分为 8 个块，那么Cache有 8 行，采用直接映像，一行相当于一组。故该标记阵列每行存储1 个标记项，其中主存标记项为10 bits(2 10 =1024 ，是 Cache 容量的 1 024 倍，那么就是地址长度比 Cache 长 10 位) ，加上 1 位有效位，即为811 bits 。16. 下面说法中正确的是( ) 。（分数： 2.00 ）A. 有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作B. 有了稳定的地址与片选信号才可以读C.信号应有一定的持续时间，以保证读写操作得以正

12、常完成D.以上说法都正确解析：解析：存储器读写操作时，地址信号、片选信号、读写命令、读出的数据或写入的数据，它们之间在时序配合上要满足以下这些条件：有了稳定的地址与片选信号才可以读；有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作。此外，这些信号应有一定的持续时间，以保证读写操作得以正常完成。17. 虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是( ) 。（分数： 2.00 ）A. 快表与慢表都存储在主存中，但快表比慢表容量小B. 快表采用了优化的搜索算法，因此查找速度快C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果D.快表采用高速存储

13、器件组成，按照查找内容访问，因此比慢表查找速度快解析：解析：快表采用的是相联存储器，而不是依赖搜索算法来查找的，而慢表通常是依赖于查找算法，故选项 A 和 B 错误。快表的命中率有可能高于慢表，但快表仅是慢表的一个部分拷贝，不能得到比慢表更多的结果，因此选项C 错误。18. 已知 Cache 命中率 H=098，主存比Cache慢 4 倍，已知主存的存取周期为200 ns ，Cache主存的效率是 ( ) 。（分数： 2.00 ）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页

14、，共 6 页 - - - - - - - - - A.0 92 B.0 94 C.0 96 D.0 98 解析：解析： R=T mT c =4 ；T c =T m4=50 ns ；E=1R+(1 一 R)H=14+(1- 4)0 98=0 94。19. 已知 Cache 命中率 H=0 98， 主存比 Cache慢 4 倍， 已知主存的存取周期为200 ns， 平均访问时间是 ( ) 。（分数： 2.00 ）A.125 ns B.75 ns C.55 ns D.53 ns 解析：解析： R=T mT c =4；T c =T m4=50 ns；T a =T cE=T c43098=50106=5

15、3 ns 。20.CPU执行一段程序时， Cache 完成存取的次数为3 800 次，主存完成存取的次数为200 次，已知 Cache存取周期为 50 ns ，主存为 250 ns ，那么 Cache主存系统的效率为( ) 。（分数： 2.00 ）A.863B.872C.833D.855解析：解析：命中率H=N c(N c +N m )=3 800 (3 800+200)=0 95；主存慢于 Cache 的倍率： r=t mt c =250 ns 50 ns=5 ；访问效率： e=1r+(1一 r)H=1 5+(1 5)0 95=83 3。21. 下列关于 Cache 和虚拟存储器的叙述中，正

16、确的是( ) 。（分数： 2.00 ）A. 当 Cache 没有命中时，会引起处理器切换进程，以更新(Sache 中的内容B. 当虚拟存储器失效( 如缺页 ) 时，处理器将会切换进程，以更新主存中的内容C.Cache 和虚拟存储器由硬件和操作系统共同实现，对应用程序员均是透明的D.虚拟存储器的容量等于主存和辅存的容量之和解析：解析： Cache失效与虚拟存储器失效的处理方法不同，Cache完全由硬件实现，不涉及软件端，而虚拟存储器由硬件和OS共同完成，缺页时才会发出缺页中断，故选项A 错误，选项 B 正确，选项 C 错误。在虚拟存储器中，主存的内容只是辅存的一部分内容，故选项D错误。22. 影

17、响高速缓存命中率的因素有( ) 。 I 每次与内存交换信息的单位量 Cache的容量 Cache结构 不同映像方式主存的大小（分数： 2.00 ）A.I 、B.I 、和C.I 、和D.只有 I 解析：解析：影响Cache命中率的因素有以下几点： (1)Cache的容量：更大的Cache容量，对提高命中率是有好处的，而容量达到一定值之后，再增加其容量对命中率的提高并不明显。(2)Cache line size( 每次与内存交换信息的单位量) ：Cache在命中的情况下，可以在0 等待状态快速向CPU提供指令和数据，而一旦不命中， CPU就必须到主存去取信息，会增加几个等待状态。所以为减少访问内存

18、的次数，可通过每次到内存取信息时不是以个字为单位，而是以几个字在主存与Cache之间实现信息传送。 Cache line size太大，会减慢本次完成传送的进度，还可能出现Cache中太多信息而不被CPU使用，造成费时费资源。(3)多级的 Cache 结构：在已有Cache存储器系统之外再增加一个容量更大的Cache，此时第一级Cache中保存的信息第二级Cache 中也保存， CPU访问第一级Cache出现缺失时就去访问第二级Cache。若两个 Cache命中率为 90，两个合起来的命中率为99，所以不可再增加第三级Cache。 (4) 不同映像方式：全相联映像方式很难实用，直接映像方式命中

19、率略低，多路组相联映像方式性能价格比更好。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 6 页 - - - - - - - - - 23. 设某按字节编址的计算机已配有00000H07FFFH的 ROM 区，地址线为20 位，现再用16K 8位的 RAM芯片构成剩下的RAM 区 08000HFFFFFH ，则需要这样的RAM 芯片 ( )片。（分数： 2.00 ）A.61 B.62 C.63 D.64 解析：解析： RAM 区的地址范围为0000 1000 0000 0

20、000 000011 11 11 1111 11 11 11 11 11，由此可知 RAM 区的大小为3132 KB，(3132 KB)16 KB=62。二、综合应用题 ( 总题数： 5，分数： 10.00) 24. 综合应用题41-47 小题。 （分数： 2.00 ）_ 解析：25. 说明页表的组成与程序逻辑地址到内存物理地址的变换过程。快表是一定要有的吗?说明快表内容的组成与读写原理。（分数： 2.00 ）_ 正确答案： ( 正确答案：页表由若干表项组成，每个虚页号对应页表中的一个表项，表项的内容可以由如下部分组成：最重要的是一个虚页被分配在主存中的实际页号，还可能包括页装入( 有效 )

21、位、修改标记位、替换控制位、其他保护位等组成的控制位字段。地址变换过程：用虚地址中的虚页号与页表基地址相加，求出对应该虚页的页表表项在主存中的实际地址，从该表项的实页号字段取出实页号再拼上虚地址中的页内地址，就得到读主存数据用的实际地址。为了解决当要读页内的某个存储单元时，需读两次主存才能取得要读的数据的问题( 读两次主存过程： 首先要读一次主存， 通过查页表求出实存地址，然后再读一次主存) ，设立一个完全用快速硬件实现的容量很小的快速页表，又称转换旁路缓冲器，用于存放在页表中使用最频繁的、为数不多的那些表项的内容。快表主要有虚页号和实页号两项内容。经快表实现的地址转换过程：用虚地址中的虚页号

22、去与快表中虚页号字段的内容相比较，与哪个表项中的虚页号相同，则可以取出该表项中的实页号，并与页内地址拼接出主存实际地址。这一过程可以很快完成，类似于高速缓冲存储器的运行原理。当在快表中找不到该虚页号时，就要到主存中经慢表找出该虚页号对应的实页号，在得到一个主存实际地址的同时用该虚页号和实页号替换快表的一个表项的内容，以反映这次操作的形势。) 解析：26. 说明段表的组成与逻辑段地址到内存物理地址的变换。（分数： 2.00 ）_ 正确答案： ( 正确答案：段表也是一个特定的段，通常被保存在主存中。段表由多个入口( 表项) 组成，每个表项由三部分内容构成：段起始地址、段的长度、段的装入位。段起始地

23、址给出的是本段在主存中的起始地址，该起始地址加上段内地址就得到本段的一个字在主存中的真正地址。段的长度用于主存使用的合法性检查，当出现段内地址超过段的长度时，就是主存使用中的一个地址越界错误。段的装入位用于判断本段是否已装入主存。地址转换过程，从概念上讲可以用如下办法完成：把逻辑地址中的段号与段表基地址的内容相加，用相加之和作地址，找到段表的一个表项，检查该表项中的装入位，其内容为1，表示该段已调入主存，从表项中取段的起始地址与逻辑地址中的段内地址相加，就得到一个数据在主存中的实际地址。若表项的装入位的值为0，表示该段尚未调入主存，则操作系统负责首先把该段从磁盘装入主存，并相应修改段表中的该表

24、项内容，之后才可以完成地址转换过程。) 解析：27.CPU执行一段程序时， Cache 完成存取的次数为5 000 次，主存完成存取的次数为200 次。已知 Cache存取周期为 40 ns ，主存储取周期为160 ns 。求： (1)Cache的命中率 H。 (2)Cache一主存系统的访问效率 e。 (3) 平均访问时间T。（分数： 2.00 ）_ 正确答案： ( 正确答案： (1) 命中率 H=N c(N c +N m)=5 000 (5 000+200)=5 000 5 200=096 (2) 主名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - -

25、- - - - - - 名师精心整理 - - - - - - - 第 5 页，共 6 页 - - - - - - - - - 存慢于 Cache 的倍率： R=T mT c=160 ns40 ns=4 访问效率：e=1r+(1一r)H=1 4+(1 4)096=89 3 (3) 平均访问时间： T a =T ce=400 893=45 ns) 解析：28. 用快表 ( 页表 ) 的虚实地址转换条件，快表放在相联存储器中，其容量为8 个存储单元，问： (1) 当 CPU按虚地址 1 去访问主存时主存的实地址码是多少? (2) 当 CPU按虚地址 2 去访问主存时主存的实地址码是多少? (3) 当

26、 CPU按虚地址 3 去访问主存时主存的实地址码是多少?（分数： 2.00 ）_ 正确答案： ( 正确答案： (1) 用虚拟地址为1 的页号 15 作为快表检索项，查得页号为15 的页在主存中的起始地址为 80000，故将 80000 与虚拟地址中的页内地址码0324 相加，求得主存实地址码为80324。 (2)主存实地址码 =96000+0128=96128。 (3) 虚拟地址 3 的页号为 48，当用 48 作检索项在快表中检索时，没有检索到页号为 48 的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。 如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存：如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。) 解析：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 6 页 - - - - - - - - -