2022年2022年计算机组成原理复习资料 .pdf

《2022年2022年计算机组成原理复习资料 .pdf》由会员分享，可在线阅读，更多相关《2022年2022年计算机组成原理复习资料 .pdf（22页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第 1 章 计算机系统概论1. 什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解： P3 计算机系统：由计算机硬件系统和软件系统组成的综合体。计算机硬件：指计算机中的电子线路和物理装置。计算机软件：计算机运行所需的程序及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。2. 如何理解计算机的层次结构？答：计算机硬件、系统软件和应用软件构成了计算机系统的三个层次结构。（1）硬件系统是最内层的，它是整个计算机系统的基础和核心。（2）系统软件在硬件之外，为用户提供一个基本操作界面。（3）应用软件在最外层，为用户提供解决具体问题的应用系统界面。通常将硬件系统之外的其

2、余层称为虚拟机。各层次之间关系密切，上层是下层的扩展，下层是上层的基础，各层次的划分不是绝对的。3. 说明高级语言、汇编语言和机器语言的差别及其联系。答：机器语言是计算机硬件能够直接识别的语言，汇编语言是机器语言的符号表示，高级语言是面向算法的语言。高级语言编写的程序（源程序）处于最高层，必须翻译成汇编语言，再由汇编程序汇编成机器语言（目标程序）之后才能被执行。5. 冯 ? 诺依曼计算机的特点是什么？解：冯 ?诺依曼计算机的特点是：P8 计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同同等地位存放于存储器内，并可以按地址访问；指令和数据均用二进制表示；指令由操作码

3、、地址码两大部分组成，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置；指令在存储器中顺序存放，通常自动顺序取出执行；机器以运算器为中心（原始冯? 诺依曼机） 。6. 画出计算机硬件组成框图，说明各部件的作用及计算机系统的主要技术指标。答：计算机硬件组成框图如下：控制器运算器CPU主机存储器输入设备接口输出设备接口外设各部件的作用如下：控制器：整机的指挥中心，它使计算机的各个部件自动协调工作。运算器：对数据信息进行处理的部件，用来进行算术运算和逻辑运算。存储器：存放程序和数据，是计算机实现“ 存储程序控制” 的基础。输入设备：将人们熟悉的信息形式转换成计算机可以接受并识别的信息形

4、式的设备。输出设备：将计算机处理的结果（二进制信息）转换成人类或其它设备可以接收和识别的信息形式的设备。计算机系统的主要技术指标有：机器字长：指CPU 一次能处理的数据的位数。通常与CPU 的寄存器的位数有关，字长越长，数的表示范围越大，精度也越高。机器字长也会影响计算机的运算速度。数据通路宽度：数据总线一次能并行传送的数据位数。存储容量：指能存储信息的最大容量，通常以字节来衡量。一般包含主存容量和辅存容量。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 22 页 - -

5、 - - - - - - - 运算速度：通常用MIPS （每秒百万条指令）、MFLOPS （每秒百万次浮点运算）或CPI（执行一条指令所需的时钟周期数）来衡量。CPU 执行时间是指CPU 对特定程序的执行时间。主频：机器内部主时钟的运行频率，是衡量机器速度的重要参数。吞吐量：指流入、处理和流出系统的信息速率。它主要取决于主存的存取周期。响应时间：计算机系统对特定事件的响应时间，如实时响应外部中断的时间等。7. 解释下列概念：主机、 CPU 、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解： P9-10 主机：是计算机硬件的主体部分，由CPU 和主

6、存储器MM 合成为主机。 CPU：中央处理器，是计算机硬件的核心部件，由运算器和控制器组成；（早期的运算器和控制器不在同一芯片上，现在的CPU 内除含有运算器和控制器外还集成了CACHE ） 。主存： 计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、 各种逻辑部件及控制电路组成。存储单元：可存放一个机器字并具有特定存储地址的存储单位。存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。存储字：一个存储单元所存二进制代码的逻辑单位。存储字长：一个存储单元所存储的二进制代码的总位数。存储容量：存储器中可存二

7、进制代码的总量；（通常主、辅存容量分开描述）。机器字长：指CPU 一次能处理的二进制数据的位数，通常与CPU 的寄存器位数有关。指令字长：机器指令中二进制代码的总位数。8. 解释下列英文缩写的中文含义：CPU、PC、 IR、CU 、 ALU 、ACC 、MQ 、X 、 MAR 、MDR 、I/O 、 MIPS 、 CPI、 FLOPS 解：全面的回答应分英文全称、中文名、功能三部分。CPU： Central Processing Unit ，中央处理机（器），是计算机硬件的核心部件，主要由运算器和控制器组成。PC：Program Counter ，程序计数器，其功能是存放当前欲执行指令的地址，

8、并可自动计数形成下一条指令地址。IR ：Instruction Register ，指令寄存器，其功能是存放当前正在执行的指令。CU ：Control Unit ，控制单元（部件），为控制器的核心部件，其功能是产生微操作命令序列。ALU ： Arithmetic Logic Unit，算术逻辑运算单元，为运算器的核心部件，其功能是进行算术、逻辑运算。ACC ： Accumulator ，累加器，是运算器中既能存放运算前的操作数，又能存放运算结果的寄存器。MQ ： Multiplier-Quotient Register，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。X ：此字母没有专指

9、的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数；MAR ：Memory Address Register ，存储器地址寄存器，在主存中用来存放欲访问的存储单元的地址。MDR ：Memory Data Register ，存储器数据缓冲寄存器，在主存中用来存放从某单元读出、或要写入某存储单元的数据。I/O ： Input/Output equipment ，输入 /输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送。MIPS ：Million Instruction Per Second，每秒执行百万条指令数，为计算机运算速

10、度指标的一种计量单位。第 3 章 系统总线1. 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？答： P41.总线是一种能由多个部件分时共享的公共信息传送线路。总线传输的特点是：某一时刻只允许有一个部件向总线发送信息，但多个部件可以同时从总线上接收相同的信息。为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。2. 总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系？答：按照连接部件的不同，总线可以分为片内总线、系统总线和通信总线。系统总线是连接CPU、主存、 I/O 各部件

11、之间的信息传输线。系统总线按照传输信息不同又分为地址线、数据线和控制线。地址线是单向的，其根数越多，寻址空间越大，即CPU 能访问的存储单元的个名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 22 页 - - - - - - - - - 数越多；数据线是双向的，其根数与存储字长相同，是机器字长的整数倍。3. 常用的总线结构有几种？不同的总线结构对计算机的性能有什么影响？举例说明。答：略。见P52-55。4. 为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点

12、？哪种方式响应时间最快？哪种方式对电路故障最敏感？答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。5. 解释下列概念：总线宽度、总线带宽、总线复用、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。答： P46。总线宽度：通常指数据总线的根数；总线带宽：总线的数据传输率，指单位时间内总线上传输数据的位数

13、；总线复用：指同一条信号线可以分时传输不同的信号。总线的主设备（主模块）：指一次总线传输期间，拥有总线控制权的设备（模块）；总线的从设备（从模块）：指一次总线传输期间，配合主设备完成数据传输的设备（模块），它只能被动接受主设备发来的命令；总线的传输周期：指总线完成一次完整而可靠的传输所需时间；总线的通信控制：指总线传送过程中双方的时间配合方式。6. 试比较同步通信和异步通信。答：同步通信：指由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合。异步通信：指没有统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步

14、复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。7. 画图说明异步通信中请求与回答有哪几种互锁关系？答：见 P61-62，图 3.86。8. 为什么说半同步通信同时保留了同步通信和异步通信的特点？答：半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。13. 什么是总线的数据传输率，它与哪些因素有关？答：总线数据传输率即总线带宽，指单位时间内总线上传输数据的位数，通常用每秒传输信息的字节数来衡量。它与总线宽度和总线频率有关，总线宽度越宽，频率越快，数据传输率越高。14. 设总线的时钟频率为8MHZ ，一个总线周期

15、等于一个时钟周期。如果一个总线周期中并行传送16 位数据，试问总线的带宽是多少？解：由于： f=8MHz,T=1/f=1/8M秒，一个总线周期等于一个时钟周期所以：总线带宽=16/（ 1/8M ） = 128Mbps 15. 在一个 32 位的总线系统中，总线的时钟频率为66MHZ ，假设总线最短传输周期为4 个时钟周期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？解：总线传输周期=4*1/66M秒总线的最大数据传输率=32/(4/66M)=528Mbps 若想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的时钟周期个数。16. 在异步串行传送系

16、统中，字符格式为：1 个起始位、8 个数据位、1 个校验位、 2 个终止位。若要求每秒传送120 个字符，试求传送的波特率和比特率。解：一帧包含：1+8+1+2=12 位故波特率为： （1+8+1+2 ）*120=1440bps 比特率为：8*120=960bps 第 4 章 存储器1. 解释概念：主存、辅存、Cache、RAM 、 SRAM 、DRAM 、ROM 、PROM 、EPROM 、 EEPROM 、CDROM 、Flash Memory 。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - -

17、- - - 第 3 页，共 22 页 - - - - - - - - - 答：主存：主存储器，用于存放正在执行的程序和数据。CPU 可以直接进行随机读写，访问速度较高。辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。Cache：高速缓冲存储器，介于CPU 和主存之间，用于解决CPU 和主存之间速度不匹配问题。RAM ：半导体随机存取存储器，主要用作计算机中的主存。SRAM ：静态半导体随机存取存储器。DRAM ：动态半导体随机存取存储器。ROM ：掩膜式半导体只读存储器。由芯片制造商在制造时写入内容，以后只能读出而不能写入。PROM ：可编程只读存储器，由用户根

18、据需要确定写入内容，只能写入一次。EPROM ：紫外线擦写可编程只读存储器。需要修改内容时，现将其全部内容擦除，然后再编程。擦除依靠紫外线使浮动栅极上的电荷泄露而实现。EEPROM ：电擦写可编程只读存储器。CDROM ：只读型光盘。Flash Memory ：闪速存储器。或称快擦型存储器。2. 计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。答：计算机中寄存器、Cache、主存、硬盘可以用于存储信息。按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cache、主存、硬盘；按价格 /位由高至低排序为：寄存器、Cache、主存、硬盘。3. 存

19、储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache-主存和主存 -辅存这两个存储层次上。Cache-主存层次在存储系统中主要对CPU 访存起加速作用，即从整体运行的效果分析，CPU 访存速度加快，接近于Cache 的速度，而寻址空间和位价却接近于主存。主存 -辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。主存与 CACHE 之间的信息调度功能全部由硬件自动完成。而主存与辅

20、存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4. 说明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期= 存取时间+ 恢复时间5. 什么是存储器的带宽？若存储器的数据总线宽度为32 位，存取周期为200ns，

21、则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽= 1/200ns 32 位 = 160M 位 /秒 = 20MB/ 秒 = 5M 字/秒注意 ：字长 32 位，不是16 位。 （注： 1ns=10-9s）6. 某机字长为32 位，其存储容量是64KB ，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。解：存储容量是64KB 时，按字节编址的寻址范围就是64K ，如按字编址，其寻址范围为：64K / （ 32/8）= 16K 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - -

22、- - - - - 名师精心整理 - - - - - - - 第 4 页，共 22 页 - - - - - - - - - 主存字地址和字节地址的分配情况：如图字节地址字地址0000H0001H0002H0003H0004H0005H0006H0007H0008H0009H0000H0001H0002H7. 一个容量为16K32 位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1K4 位， 2K8 位， 4K4 位， 16K1 位， 4K8 位， 8K8 位解：地址线和数据线的总和= 14 + 32 = 46根；选择不同的芯片时，各需要的片数为：1K4：

23、 （16K32） / （ 1K4） = 16 8 = 128 片2K8： （16K32） / （ 2K8） = 8 4 = 32 片4K4： （16K32） / （ 4K4） = 4 8 = 32 片16K 1： （ 16K 32）/ （ 16K1） = 1 32 = 32 片4K8： （16K32）/ （ 4K8） = 4 4 = 16 片8K8： （16K32） / （ 8K8） = 2 4 = 8 片9. 什么叫刷新？为什么要刷新？说明刷新有几种方法。解：刷新：对DRAM定期进行的全部重写过程；刷新原因：因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的

24、刷新方法有三种：集中式、分散式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU 访存死时间。分散式：在每个读/写周期之后插入一个刷新周期，无CPU 访存死时间。异步式：是集中式和分散式的折衷。10. 半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。11. 一个 8K8 位的动态RAM 芯片，其内部

25、结构排列成256 256 形式，存取周期为0.1 s。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解：采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：2560.1s=25.6s采用分散刷新方式刷新间隔为：256（ 0.1s+0.1s）=51.2s采用异步刷新方式刷新间隔为:2ms 12. 画出用 1024 4 位的存储芯片组成一个容量为64K 8 位的存储器逻辑框图。要求将 64K 分成 4 个页面， 每个页面分16 组，指出共需多少片存储芯片。解：设采用SRAM 芯片，则：总片数= （64K 8 位） / （ 10244 位） = 64 2 = 128 片题意分析：

26、本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页面容量= 总容量/ 页面数= 64K8 / 4 = 16K8 位， 4 片 16K 8 字串联成64K 8 位组容量= 页面容量/ 组数= 16K8 位 / 16 = 1K 8 位， 16 片 1K 8 位字串联成16K 8 位组内片数= 组容量/ 片容量= 1K8 位/ 1K 4 位 = 2 片，两片1K 4 位芯片位并联成1K 8 位存储器逻辑框图： （略）。13. 设有一个64K8 位的 RAM 芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求

27、名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 22 页 - - - - - - - - - 对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解：存储基元总数= 64K8 位 = 512K 位 = 219位；思路： 如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2 的幂的关系，可较好地压缩线数。设地址线根数为a，数据线根数为b，则片容量为：2a b = 219； b = 219-a；若 a

28、 = 19，b = 1 ，总和= 19+1 = 20 ；a = 18， b = 2，总和= 18+2 = 20 ；a = 17，b = 4 ，总和= 17+4 = 21 ；a = 16，b = 8 ，总和= 16+8 = 24 ； 由上可看出：芯片字数越少，芯片字长越长，引脚数越多。芯片字数减1、芯片位数均按2 的幂变化。结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线= 19 根，数据线= 1 根；或地址线= 18 根，数据线 = 2 根。14. 某 8 位微型机地址码为18 位，若使用4K4 位的 RAM 芯片组成模块板结构的存储器，试问：（1）该机所允许的最

29、大主存空间是多少？（2）若每个模块板为32K 8 位，共需几个模块板？（3）每个模块板内共有几片RAM 芯片？（4）共有多少片RAM ？（5）CPU 如何选择各模块板？解： （ 1）该机所允许的最大主存空间是：218 8 位 = 256K 8 位 = 256KB （ 2）模块板总数= 256K8 / 32K 8 = 8 块（ 3）板内片数= 32K8 位 / 4K 4 位 = 8 2 = 16 片（ 4）总片数= 16 片 8 = 128 片（ 5）CPU 通过最高3 位地址译码输出选择模板，次高3 位地址译码输出选择芯片。地址格式分配如下：模板号（ 3位）芯片号 （3位）片内地址（ 12位）

30、15. 设 CPU 共有 16 根地址线， 8 根数据线，并用MREQ（低电平有效）作访存控制信号，W/R作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM （2K 8 位， 4K 4 位， 8K 8 位） ，RAM （1K 4 位， 2K 8 位， 4K 8 位） ，及 74138 译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：（1）最小 4K 地址为系统程序区，409616383 地址范围为用户程序区。（2）指出选用的存储芯片类型及数量。（3）详细画出片选逻辑。解： （ 1）地址空间分配图：系统程序区（ROM 共 4KB

31、） ：0000H-0FFFH 用户程序区（RAM 共 12KB ） ： 1000H-3FFFH （2）选片： ROM ：选择 4K4 位芯片2 片，位并联RAM ：选择4K8 位芯片3 片，字串联(RAM1地址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH, RAM3地址范围为:3000H-3FFFH) （ 3）各芯片二进制地址分配如下：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ROM1,2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1

32、1 1 1 1 RAM1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 22 页 - - - - - - - - - RAM2 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 RAM3 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1

33、1 1 1 1 1 1 1 1 1 1 1 1 CPU 和存储器连接逻辑图及片选逻辑如下图(3)所示：CPUROM1RAM1RAM2RAM374138ROM2D0D3D4D7A11A0A15A14A13A12G1ABC.OEOECSCSR/WR/WR/WCS.R/WMREQPD/PROGG2BG2AY7Y3Y2Y1Y0.图（ 3）16. CPU 假设同上题，现有8 片 8K8 位的 RAM 芯片与 CPU 相连，试回答：（1）用 74138 译码器画出CPU 与存储芯片的连接图；（2）写出每片RAM 的地址范围；（3）如果运行时发现不论往哪片RAM 写入数据后，以A000H 为起始地址的存储芯

34、片都有与其相同的数据，分析故障原因。（4）根据（ 1）的连接图，若出现地址线A13 与 CPU 断线，并搭接到高电平上，将出现什么后果？解： （ 1）CPU 与存储器芯片连接逻辑图：CPURAM074138RAM1D0D7A12A00Y1Y2Y7YA15A14A13MREQA2GB2G1GABCCSCSCS.RAM7.W/RWEWEWE+5V（ 2）地址空间分配图：RAM0 ：0000H 1FFFH RAM1 ：2000H 3FFFH RAM2 ：4000H 5FFFH RAM3 ：6000H 7FFFH RAM4 ：8000H 9FFFH RAM5 ：A000H BFFFH RAM6 ：C0

35、00H DFFFH RAM7 ：E000H FFFFH （3）如果运行时发现不论往哪片RAM 写入数据后，以A000H 为起始地址的存储芯片(RAM5) 都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的，可能的情况有：1）该片的CS端与WE端错连或短路；2）该片的CS端与 CPU 的MREQ端错连或短路；3）该片的CS端与地线错连或短路。（4） 如果地址线A13 与 CPU 断线，并搭接到高电平上，将会出现A13 恒为 “1”的情况。 此时存储器只能寻址A13=1 的地址空间(奇数片 )， A13=0名师资料总结 - - -精品资

36、料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 22 页 - - - - - - - - - 的另一半地址空间（偶数片）将永远访问不到。若对A13=0 的地址空间（偶数片）进行访问，只能错误地访问到A13=1 的对应空间 (奇数片 ) 中去。17. 写出 1100、1101、1110、1111 对应的汉明码。解：有效信息均为n=4 位，假设有效信息用b4b3b2b1 表示校验位位数k=3 位， （2k=n+k+1 ）设校验位分别为c1、c2、c3，则汉明码共4+3=7 位，即： c1c2b4c3b3b

37、2b1 校验位在汉明码中分别处于第1、 2、4 位c1=b4 b3b1 c2=b4 b2b1 c3=b3 b2b1 当有效信息为1100 时， c3c2c1=110, 汉明码为0111100。当有效信息为1101 时， c3c2c1=001, 汉明码为1010101。当有效信息为1110 时， c3c2c1=000, 汉明码为0010110。当有效信息为1111 时， c3c2c1=111, 汉明码为1111111。18. 已知收到的汉明码（按配偶原则配置）为1100100、 1100111、 1100000、1100001，检查上述代码是否出错？第几位出错？解：假设接收到的汉明码为：c1c2

38、b4c3b3b2b1纠错过程如下：P1=c1 b4 b3 b1P2=c2 b4 b2 b1P3=c3 b3 b2 b1如果收到的汉明码为1100100 ，则 p3p2p1=011 ，说明代码有错，第3 位（ b4 ）出错，有效信息为：1100 如果收到的汉明码为1100111，则 p3p2p1=111 ，说明代码有错，第7 位（ b1 ）出错，有效信息为：0110 如果收到的汉明码为1100000 ，则 p3p2p1=110 ，说明代码有错，第6 位（ b2 ）出错，有效信息为：0010 如果收到的汉明码为1100001 ，则 p3p2p1=001 ，说明代码有错，第1 位（ c1 ）出错，有

39、效信息为：0001 19. 已经接收到下列汉明码，分别写出它们所对应的欲传送代码。（1）1100000 （按偶性配置）（2）1100010 （按偶性配置）（3）1101001 （按偶性配置）（4）0011001 （按奇性配置）（5）1000000 （按奇性配置）（6）1110001 （按奇性配置）解： （一）假设接收到的汉明码为C1 C2 B4 C3 B3 B2 B1 ，按偶性配置则：P1=C1 B4 B3 B1P2=C2 B4 B2 B1P3=C3 B3 B1（1）如接收到的汉明码为1100000，P1=10 0 0=1 P2=10 0 0=1 P3=00 0=0 P3P2P1=011，第

40、3 位出错，可纠正为1110000 ，故欲传送的信息为1000。（2）如接收到的汉明码为1100010，P1=10 0 0=1 P2=10 1 0=0 P3=00 0=0 P3P2P1=001，第 1 位出错，可纠正为0100010 ，故欲传送的信息为0010。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 22 页 - - - - - - - - - （3）如接收到的汉明码为1101001，P1=10 0 1=0 P2=10 0 1=0 P3=10 1=0 P3P2P1

41、=000，传送无错，故欲传送的信息为0001 。（二）假设接收到的汉明码为C1 C2 B4 C3 B3 B2 B1 ，按奇性配置则：P1=C1 B4 B3 B1 1 P2=C2 B4 B2 B1 1 P3=C3 B3 B1 1 （4）如接收到的汉明码为0011001，P1=01 0 1 1=1 P2=01 0 1 1=1 P3=10 1 1=1 P3P2P1=111，第 7 位出错，可纠正为0011000 ，故欲传送的信息为1000。（5）如接收到的汉明码为1000000，P1=10 0 0 1=0 P2=01 0 0 1=0 P3=00 0 1=1 P3P2P1=100，第 4 位出错，可纠

42、正为1001000 ，故欲传送的信息为0000。（6）如接收到的汉明码为1110001，P1=11 0 1 1=0 P2=11 0 1 1=0 P3=00 1 1=0 P3P2P1=000，传送无错，故欲传送的信息为1001 。20. 欲传送的二进制代码为1001101，用奇校验来确定其对应的汉明码，若在第6 位出错，说明纠错过程。解： 欲传送的二进制代码为1001101， 有效信息位数为n=7 位，则汉明校验的校验位为k 位， 则：2k=n+k+1 ， k=4， 进行奇校验设校验位为C1C2C3C4 ，汉明码为C1C2B7C3B6B5B4C4B3B2B1，C1=1 B7 B6 B4 B3 B

43、1=1 1 0 111=1 C2=1 B7 B5 B4 B2 B1=1 1 0 101=0 C3=1 B6 B5 B4=1 00 1=0 C4=1 B3 B2 B1=1 10 1=1 故传送的汉明码为10100011101，若第 6 位(B5) 出错，即接收的码字为10100111101 ，则P1=1 C1 B7 B6 B4 B3 B1=1 1 1 01 11=0 P2=1 C2 B7 B5 B4 B2 B1=1 0 1 11 01=1 P3=1 C3 B6 B5 B4=1 001 1=1 P4=1 C4 B3 B2 B1=1 110 1=0 P4P3P2P1=0110 说明第 6 位出错，对

44、第6 位取反即完成纠错。21. 为什么在汉明码纠错过程中，新的检测位P4P2P1 的状态即指出了编码中错误的信息位？答：汉明码属于分组奇偶校验，P4P2P1=000，说明接收方生成的校验位和收到的校验位相同，否则不同说明出错。由于分组时校验位只参加一组奇偶校验，有效信息参加至少两组奇偶校验，若果校验位出错，P4P2P1 的某一位将为1，刚好对应位号4、2、1；若果有效信息出错，将引起P4P2P1中至少两位为1，如 B1 出错，将使P4P1 均为 1， P2=0,P4P2P1=101, 22. 某机字长16 位，常规的存储空间为64K 字，若想不改用其他高速的存储芯片，而使访存速度提高到8 倍，

45、可采取什么措施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到8 倍，可采取八体交叉存取技术，8 体交叉访问时序如下图：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 22 页 - - - - - - - - - 单体访存周期启动存储体 0启动存储体 1启动存储体 2启动存储体 3启动存储体 4启动存储体 5启动存储体 6启动存储体 723. 设 CPU 共有 16 根地址线， 8 根数据线，并用IO/M作为访问存储器或I/O 的控制信号（高电平为访存，低电平为

46、访I/O） ，WR（低电平有效）为写命令，RD（低电平有效）为读命令。设计一个容量为64KB 的采用低位交叉编址的8 体并行结构存储器。现有下图所示的存储器芯片和 138 译码器。RAMOEWECE.Ai A0Dn D0画出 CPU 和存储器芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。解： 8 体低位交叉并行存储器的每个存储体容量为64KB/8=8KB，因此应选择8KBRAM芯片，芯片地址线12 根（ A0-A12 ） ，数据线8 根（ D0-D7 ） ，用 138 译码器进行存储体的选择。设计如下：74138G1ABCG2BG2A.CPUD0D7A3A

47、0A1A2A15.Y7Y3Y2Y1Y0。.RAM0OEWECEA0 A12D0 D7RAM1OEWECEA0 A12D0 D7RAM2OEWECEA0 A12D0 D7RAM3OEWECEA0 A12D0 D7RAM7OEWECEA0 A12D0 D7.WRRD.MREQ。+5V24. 一个 4 体低位交叉的存储器，假设存储周期为T，CPU 每隔 1/4 存取周期启动一个存储体，试问依次访问64 个字需多少个存取周期？解： 4 体低位交叉的存储器的总线传输周期为 ，=T/4 ，依次访问64 个字所需时间为：t=T+(64- 1) =T+63T/4=16.75T25. 什么是 “ 程序访问的局部

48、性” ？存储系统中哪一级采用了程序访问的局部性原理？答：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大(大约5:1 )。存储系统中Cache-主存层次和主存-辅存层次均采用了程序访问的局部性原理。26. 计算机中设置Cache 的作用是什么？能否将Cache 的容量扩大，最后取代主存，为什么？答：计算机中设置Cache 的作用是解决CPU 和主存速度不匹配问题。不能将 Cache 的容量扩大取代主存，原因是:（ 1）Cache 容量越大成本越高，难以满足人们

49、追求低价格的要求；（2）如果取消主存，当CPU访问 Cache 失败时，需要将辅存的内容调入Cache 再由 CPU 访问，造成CPU 等待时间太长，损失更大。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 22 页 - - - - - - - - - 27. Cache 做在 CPU 芯片内有什么好处？将指令Cache 和数据 Cache 分开又有什么好处？答： Cache 做在 CPU 芯片内主要有下面几个好处：（1）可提高外部总线的利用率。因为Cache 在 CP

50、U 芯片内， CPU 访问 Cache 时不必占用外部总线。（2）Cache 不占用外部总线就意味着外部总线可更多地支持I/O 设备与主存的信息传输，增强了系统的整体效率。（3）可提高存取速度。因为Cache 与 CPU 之间的数据通路大大缩短,故存取速度得以提高。将指令 Cache 和数据 Cache 分开有如下好处：1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。2）指令 Cache 可用 ROM 实现，以提高指令存取的可靠性。3）数据 Cache 对不同数据类型的支持更为灵活，既可支持整数（例32 位） ，也可支持浮点数据（如64 位） 。补充 ：Cache 结构