2022年《数字逻辑系统设计》设计报告格式 .pdf

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1、JIU JIANG UNIVERSITY 数字逻辑系统课程设计报告设计课题：简易电子琴专业： 电子信息工程班级学号：20学生姓名：陈长源指导教师：盛健设计时间：2012.12.242012.12.28 简易电子琴名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 14 页 - - - - - - - - - 1 1设计任务与要求1.1 通过对一个简易的八音符电子琴的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、 制作与调试的方法

2、和步骤1.2 设计简易的八音符电子琴，它可通过按键输入来控制音响。1.3 演奏时可以选择是手动演奏 （由键盘输入） 还是自动演奏已存入的乐曲。1.4 能够自动演奏多首乐曲，且每首乐曲可重复演奏2方案设计及主要技术思路2.1 方案一、本设计可有两种方案实现，他们的程序一样，但是所利用逻辑元件不同， 其一是将产生的 32M频率模块， 自动| 手动控制模块， 音节产生模块，分频模块依次连接。 2.2 方案二、利用顶层设计将各个程序整合，再生成相应的图形文件， 利用这个图形元件再接上外围即可实现功能。2.3 优劣分析及方案选定方案一层次分明，逻辑元件连接清晰，易于理解。反观方案二，虽然结构简单，但是不

3、易理解。2.4 采用的硬件平台及主要技术 2.4.1 EDA技 术 是 以 计 算 机 为 工 具 ， 根 据 硬 件 描 述 语 言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。 2.4.2 VHDL 主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外， VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。 VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）

4、分成外部（或称可是部分,及端口 )和内部（或称不可视部分） ，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后， 其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL 系统设计名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 14 页 - - - - - - - - - 2 的基本点。3模块设计过程及仿真3.1 A 模块的设计本设计主要分为四个模块，分别为32M频率产生模块，手动 | 自动模块，音节产生模块，

5、分频模块3.1.1A 模块要实现的具体功能，引脚。 32M 频率产生模块的功能是要将100M频率变为 32M ，手动 | 自动模块是实现自动控制或手动控制， 音调发生模块的作用是产生音阶的分频预置值，数控分频模块是对时基脉冲进行分频，得到与1、2、3、4、5、6、7 七个音符相对应的频率。3.1.2 A模块的设计思路和设计方法及关键设计语句说明。音乐有两个重要因素，一个是音节，一个是音调。简单来说就是低音还是高音，每个音持续多久，即为频率。本设计主要就是依据这个思路来实现的，设计方法采用的是自顶而下的设计方法。关键设计语句在后面的具体程序有详细描述。3.1.3A 模块的设计过程中遇到的问题及解

6、决方法本设计遇到的主要问题是如何产生32M的频率，由于程序要求的是32M ，然而开发板上并没有32M的信号。开发板上有48M和 100M的，在分析计算后，发现用 100M产生 32M结果更精确。3.1.4A 模块实现的具体功能、仿真分析、模块符号图。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 14 页 - - - - - - - - - 3 （3）数控分频模块（2）音调发生模块的仿真名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - -

7、- - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 14 页 - - - - - - - - - 4 1.自动手动模块符号图3.1.5 A模块代码见附录，代码必须有注释。自动手动控制library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity automusic is Port ( clk,Auto : in std_logic; -系统时钟；键盘输入 / 自动演奏index2 : in std_l

8、ogic_vector(7 downto 0); -键盘输入信号index0 : out std_logic_vector(7 downto 0); -音符信号输出end automusic; architecture Behavioral of automusic is signal count0:integer range 0 to 31;-change signal clk2:std_logic; begin pulse0:process(clk,Aut0) - 此进程完成对系统时钟8M的分频，得到 4Hz的信号 clk2 名师资料总结 - - -精品资料欢迎下载 - - - - - -

9、 - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 14 页 - - - - - - - - - 5 variable count:integer range 0 to 8000000; begin if Auto=1 then count:=0;clk2=0; elsif clkevent and clk=1 then count:=count+1; if count=4000000（4） then clk2=1; elsif count=8000000 （8）then clk2=0;count:=0; end if; end if;

10、end process; music:process(clk2) -此进程完成自动演奏部分曲的地址累加begin if clk2event and clk2=1 then if count0=31 then count0=0; else count0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0

11、index0 index0 index0 index0 index0 index0 index0 null; end case; else index0 tone0=773;code=1001111;high tone0=912;code=0010010;high tone0=1036;code=0000110;high tone0=1116;code=1001100;high tone0=1197;code=0100100;high tone0=1290;code=0100000;high tone0=1372;code=0001111;high tone0=1410;code=000000

12、0;high tone0=2047;code=0000001;high=0; end case; end process; end Behavioral; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 14 页 - - - - - - - - - 7 分频模块library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; e

13、ntity speaker is Port ( clk1 : in std_logic; -系统时钟tone1 : in integer range 0 to 30624; -音符分频系数spks : out std_logic); -驱动扬声器的音频信号end speaker; architecture Behavioral of speaker is signal preclk,fullspks:std_logic; begin pulse1:process(clk1) -此进程对系统时钟进行4 分频variable count:integer range 0 to 8; begin if

14、 clk1event and clk1=1 then count:=count+1; if count=2 then preclk=1; elsif count=4 then preclk=0;count:=0; end if; end if; end process pulse1; genspks:process(preclk,tone1) -此进程按照 tone1 输入的分频系数对8MHz的脉冲再次分频，得到所需要的音符频率variable count11:integer range 0 to 30624; begin if preclkevent and preclk=1 then if

15、 count11tone1 then count11:=count11+1;fullspks=1; else count11:=0;fullspks=0; end if; end if; end process; delaysps:process(fullspks) -此进程对 fullspks进行 2 分频variable count2 :std_logic:=0; begin if fullspksevent and fullspks=1 then count2:=not count2; if count2=1 then spks=1; else spksclk32MHZ,index2=i

16、ndex1,index0=indx,Auto=handtoAuto); u1: tone port map(index=indx,tone0=tone2,code=code1,high=high1); u2: speaker port map(clk1=clk32MHZ,tone1=tone2,spks=spkout); end Behavioral; 3.2 B 模块的设计乐曲自动演奏模块的作用是产生8 位发生控制输入信号。 当进行自动演奏时，由存储在此模块的8 位二进制数作为发声控制输入， 从而自动演奏乐曲。该模块的 VHDL 源程序主要由 3 个工作进程组成，分别为PULSE0 ，MUS

17、IC 和 COM1 。PULSE0 的作用是根据键盘输入（自动演奏）的值（0 或 1）来判断计数器 COUNT以及脉冲 CLK2的输出值名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 14 页 - - - - - - - - - 9 4整体设计及分析4.1 整体设计说明及连接方法（含主要信号及节点说明）整体设计图连接时，要注意到每个模块都是环环相扣的，前一个的输出是后一个的输入，而后一个的输出又是再后一个的输入，连接时一定要注意顺序。4.2 整体设计过程及遇到问题的解决方

18、法。本设计时遇到的问题在按键控制与自动手动模块连接间，由于程序设计要求按键高电平有效，如果两者之间直接相连， 则所有的按键都加了高电平至输入端，造成开发板无法识别， 使得蜂鸣器发声杂乱， 因此需在两者间加一个非门，则解决了问题。4.3 设计整体逻辑图4.4 整体设计的仿真及分析名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 14 页 - - - - - - - - - 10 4.4 引脚配置名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - -

19、 - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 14 页 - - - - - - - - - 11 5.下载与调试5.1 下载的步骤成功编译硬件系统以后 , 将产生的 FPGA 配置文件输出， 要实现硬件功能， 还需将文件下载到目标FPGA 器件上，具体步骤如下通过 Z-Blaster 下载电缆线连接实验箱JTAG口和主计算机，接通试验箱电源，下载线驱动程序的安装。5.2 测试的设置及测试方法在 Quartus 2 软件中选中 Tools programmer，也可用工具栏中的按钮，打开编程器窗口并自动打开配置文件，确保编程器窗口左上角的hardw

20、are setup 栏中硬件已经安装，选择JTAG模式。选中 program、congifure 再单击 start若灯亮，则表示配置成功。5.3 测试的结果当第一路按键开关拨到 1 时二极管循环点亮，说明第一步成功了，当第一路按键开关拨到 0 时，蜂鸣器无声音。 5.4 测试中遇到的问题及解决方法经过一星期的努力，简易电子琴基本完成了，在此次设计中出现了以下问题，在设计中分频模块出现了问题，在查资料得知，程序中的为32Mhz,但在试验箱中只有 48M和 100M的， 频率不相符合，因此最后通过查资料的方法选择了100M的6.结论与心得经过努力 , 简易电子琴的设计基本上完成了。在整个设计过程

21、中，包括前期中期和后期，我都有着许多不同的体会：6.1 这个设计的基本是接触一门新的语言并加以应用，对于我来说， 没有想到的是入手的速度比我的预料快，在以前编程的基础上， 从接触到开始动手编程的时间得到了很大的缩短。VHDL 的编程与 C语言的编程有着本质的不同，然而以往形成的旧编程习惯在VHDL 编程中依然起着很大的作用。一通百通，不是没有道理的。对于学习新的知识并予以应用的信心，显得更足了。6.2 VHDL的设计关键是电路逻辑设计，而一个程序的关键是总体设计。对于硬件设计接触不多的我们清楚这一点也许不无好处。通过这个程序设计让我学名师资料总结 - - -精品资料欢迎下载 - - - - -

22、 - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 14 页 - - - - - - - - - 12 会一种新的语言， 对数字系统结构也有了更进一步的了解和认识，对我以后的学习有很大的帮助。 6.3通过本次实习无疑为我们的明年做毕业设计论文打下了一定的基础，他能给我们一种做课程设计的思路。7.参考文献1 EDA 技术与 VHDL （第三版） , 潘松 .清华大学出版社2 . VHDL入门与应用陈雪松, 滕立中 . 人民邮电出版社3. VHDL语言 100 例详解北京理工大学ASIC 研究所 . 北京理工大学ASIC 研究所 . 清

23、华大学出版社名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 13 页，共 14 页 - - - - - - - - - 电子工程学院 数字逻辑系统课程设计 成绩评定表专业：电子工程学院班级 ： 电子 A1021 学号：20 姓名：陈长源课题名称简易电子琴设计任务与要求（1）设计一个简易的八音符电子琴，它可通过按键输入来控制音响。（2）演奏时可以选择是手动演奏（由键盘输入）还是自动演奏已存入的乐曲。（3）能够自动演奏多首乐曲，且每首乐曲可重复演奏。设计报告成绩作品成绩课程设计成绩指导教师：2012年 12 月 27 日名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 14 页 - - - - - - - - -