数字电子技术课后习题及答案 申忠如.doc

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1、第二章 2.2 证明下列异或运算公式（1）证明：左侧 得证（2） 证明：左侧 得证 （3） 证明：左侧 得证 （4）证明：左侧 得证（5）证明：右侧 得证 (6) 证明： 等式右侧 （将看成一个整体，用M来表示 再替换M，则） 得证2.3 用逻辑代数法将下列逻辑函数式化简为最简与或表达式（1）L=AB(BC+A)解：L=AB(BC+A)=ABC+AB=AB(C+1)=AB(2) L=解：L=+ A=A+B (3) 解： (4) 解：(5) 解： (6) 解： 2.4 已知函数。(1) 化简逻辑函数为最简与或表达式解： (2) 画出函数L的逻辑电路图 (3) 试用与非门画出函数L的电路图解：由（

2、1）知道，利用摩根定理，得：（4）试用或非门画出函数L的电路图解：由（1）知道，利用摩根定理，得：2.5 证明下列恒等式 （1）证明：等式左侧 得证。 （2）证明：等式左侧 得证。 （3）证明：等是左侧 得证。 （4）证明：等式右侧等式左侧比较左右两侧，得证。（5）证明：等式右侧得证。 （6）证明：等式左侧得证。2.6 根据对偶规则，求出下列函数的对偶。 （1）解： （2）解： （3）解： （4）解：2.7 根据反演规则，求出下列函数的反函数 （1）解： （2） 解：（3）解：（4）解：另解：（1）（2）（3）（4）2.8 将下列函数变换为最小项之和的表达式 （1）解： （2）解： （3） （

3、4）解：2.9 用卡诺图化简下列逻辑函数为最简与或表达式(1) 解：直接在卡诺图上填写对应的各项。如图2.9-1所示。图2.9-1 (2) 解：直接在卡诺图上填写对应的各项。如图2.9-2所示。图2.9-2化简结果：(3) 解：直接在卡诺图上填写对应的各项。如图2.9-3所示。图2.9-3化简结果：(4) 解：直接在卡诺图上填写对应的各项。如图2.9-4所示。图2.9-4化简结果：利用代数法化简：(5) 解：本题函数不是“与或”表达式，因此不能直接用卡诺图进行化简。令M=,则有 图2.9-5 M=得到： 于是有： (6) 解：首先将逻辑函数做适当的变化 即：注意到要求出L的非，所以，在卡诺图中

4、对“0”画包围圈。图2.9-6得到： (7) 解：令M=图2.9-7-1 M= 于是有： （由此处可以继续用代数法化简： 代数法化简结束）再用卡诺图对L进行化简：图2.9-7-2最终结果：(8) 解：(代数法继续： 代数法结束）最终结果：2.10 用卡诺图化简下列逻辑函数为最简与或表达式(1) 解：画出卡诺图图2.10-1化简结果：(2) 解：画出卡诺图图2.20-2(就图2.20-2来讲，两个蓝色包围全和粉色包围圈，可有不同的组合，因此可以有多个例如 ）(3) 解：画出卡诺图图2.10-3化简结果：(4) 解：画出卡诺图图2.10-4 2.11 将下列具有约束条件的函数化简为最简与或表达式(

5、1) 解：画出卡诺图图2.11-（1）化简结果：(2) 解：画出卡诺图图2.11-（2） 化简结果：(3) 解：画出卡诺图图2.11-（3）化简结果：(4) 解：画出卡诺图图2.11-（4）化简结果：第三章3.1 电路如图3-36所示，试找出电路中的错误，并说明原因。（a）,对于或门来讲，只要有一个输入为“1”，则不管别的输入为何，其输出一定为“1”。因此对于或门来讲，不用的输入端，不能固定连接逻辑“1”。（b）任何逻辑变量和逻辑“0”相与，其结果一定为“0”，所以与其余的两个变量就无关了。所以对于与非门来讲，不使用输入端，只能连接逻辑“1”。（c）只有集电极开路输出的逻辑门才可以线与，但图中

6、所使用的不是集电极开路门，所以不能将输出直接相连接。（d）由于图中使用的集电极开路门，所以可以直接连接构成线与逻辑，但是必须上拉电阻。而图中未接上拉电阻。3.2 试写出下面各电路所实现的逻辑功能表达式（a）（b）（当=0）（当=1）3.3 试写出下面各电路所实现的逻辑功能表达式(a) 解：可以看出，变量A和B通过或非后，经由传输门到达L1，所以(b) 解：可以看出，变量A和B分别经由三态反相门后到达L2，所以3.4 使用TTL门电路设计一个发光二极管（LED）驱动电路，设LED的UF=2.2V，ID=10mA，若VCC=5V，当发光时，电路输出低电平。解：由本书的表3-9可知，TTL门输出低电

7、平电压为0.4V，输出电流16mA，所以满足要求。本题值得注意的是，UF=2.2V，电路工作时必须保证此条件，所以必须串接一个电阻，当经由电源来的10mA电流。在其电阻上的压降为2.4V，这样就有5V2.2V2.4V0.4V=0，满足基尔霍夫电压定律。如图3.4所示。题3.4解图 TTL门电路驱动发光二极管3.5 画出用两只OC门实现的电路图。解：此题的关键点是要使用开路门，并注意必须将两个输出端相连接后经过一个外接电阻连接到电源上去。电阻值根据实际情况决定（参考表3-6）。例如对于TTL门电路，输出高电平大于2.4V，低电平小于等于0.4V，而输出高电平电流大小于0.4mA，低电平输出电流大

8、小于等于16mA。3.6 某一74系列与非门输出低电平时，最大允许的灌电流，输出为高电平时的最大允许输出电流IOHmax=0.4mA，测得其输入低电平电流IIL=0.8mA，输入高电平电流IIH=1.5A，如不考虑裕量，此门的实际扇出系数为多少？解：根据扇出系数的定义，分别计算高电平和低电平两种情况，取其小的一个作为扇出系数。N高=N低=显然应该是N=20。3.7 试画出图3-39所示电路输出端L1，L2的波形。解：首先必须明确，图中的三态反相器的输出情况，在E=1时，三态输出反相器有确定的输出，即为，；当E=0时，为高阻状态，可将对应链接的门电路输入脚理解为悬空，即逻辑“1”,从而有，。波形

9、图如图3-39所示。图3-393.8 在TTL74系列电路中，试确定图3-40中各个门电路的输出是什么状态（本题中设VIH=“1”、VIL=“0”）？（a） 解：在TTL74系列电路中，悬空的输入端子可视为高电平（测量值一般是1.4V），即逻辑“1”，而所使用的电源电压连接到输入端，当然是逻辑“1”，所以L1=0(b) 解：图中的输入端所连接的电阻，大于开门阻值（Ron2kW），所以可视为逻辑“1”，因此其与任何变量相或都为逻辑“1”，所以L2=0(c) 解：连接与非门的一个端子的电阻小于关门电阻（Roff0.8kW），所以可视为逻辑“0”，所以L3=1(d) 解：与（b）情况相仿，所以L4=

10、0（e） 解：图中的三态控制端EN不使能，所以L5=Z(即高阻状态)（f） 解：图中的三态控制端EN使能，51kW大于开门电阻，所以对应的输入为逻辑“1”，故或非的结果是：L6=0 (g) 解：图中是同或运算，其中一个输入端恒接逻辑“1”。=0 (h) 解：本题图是与或非运算3.9 试说明图3-41所示各个CMOS门电路输出端的逻辑状态，写出相应的逻辑表达式。 （a）解：图中是CMOS集成门，MOS器件栅极电流近似等于零，所以100 kW电阻不起作用，相当于该端子接地，即逻辑0，所以有：（b）解：对于输入电压3.5V可以看作是逻辑1，所以有：(c) 解：图中是CMOS集成门，MOS器件栅极电流

11、近似等于零，所以100W电阻没有作用，相当于该端子接地，即逻辑0，所以有：(d) 解：0.8V可以看作是逻辑0，故有：(e) 解：图中是CMOS集成门，MOS器件栅极电流近似等于零，所以100 kW电阻没有作用，相当于该端子接地，即逻辑0，所以有：(f) 解：对于输入电压3.5V可以看作是逻辑1，所以有：(g) 解：图中是CMOS集成门，MOS器件栅极电流近似等于零，所以100W电阻没有作用，相当于该端子接地，即逻辑0，所以有：(h) 解：0.8V可以看作是逻辑0，故有：(i) 解：图中是CMOS集成门，MOS器件栅极电流近似等于零，所以100 kW电阻没有作用，相当于该端子接地，即逻辑0，所

12、以有： (j) 解：对于输入电压3.5V可以看作是逻辑1，所以有：(k) 解：图中是CMOS集成门，MOS器件栅极电流近似等于零，所以100W电阻没有作用，相当于该端子接地，即逻辑0，所以有：(h) 解：0.8V可以看作是逻辑0，故有：4组合逻辑电路的分析与设计4.1 组合逻辑电路如题4.1所示，要求：（1） 写出F的逻辑表达式并化简为与或式；（2） 列出F的真值表；（3） 试说明该电路的逻辑功能。图题4.1解：（1）写出F的逻辑表达式并简化为与或式。（2）列出F的真值表ABCF00010010010001101000101011001111（3）该电路可判别A、B、C三变量状态是否相同；相同

13、时F=1，否则F=04.2 分析下图所示电路的逻辑功能。图题4.2解：由图可以写出S表达式 4.3 分析图题4.3示电路的逻辑功能。图题4.3解：该电路实现同或逻辑功能。4.4 有一组合逻辑电路如图题4.4（a）所示，其输入信号A、B的波形如图题4.4（b）所示。要求：（1）写出逻辑表达式并化简（2）列出真值表（3）画出输出波形 （4）描述该电路的逻辑功能。解：（1）列出真值表ABL000011101111（2）画出输出波形（4） 描述该电路的功能：该电路实现A、B的或功能。4.5 输入波形如图题4.5所示，试画出下列各表达式对应的输出波形。（1） （2）4.6 根据下列各逻辑表达式画出相应的

14、逻辑图。（1） Y1=AB+AC （2） Y2= （1）Y1=AB+AC（2）4.7 试设计一个一位二进制全减器电路。解：设A为被减数，B为减数，Ci为向借位，低位有借位，D为差。Ci-1 A BDCi0000000111010100110010011101011100011111此题的Ci，还可以有另外的形式：+4.8 试用与非门实现将余3 BCD码转换为8421 BCD码的逻辑电路。解：根据余3 BCD码与8421 BCD码的关系有：余3 BCD码=8421BCD码+3，那么，8421BCD码=余3BCD码 -3。再根据二进制运算规则，减去一个数，就等于加上这个数的补码，于是我们可以使用加

15、法器来实现本题的要求。最终设计结果如题图4.8（c）所示。下面详细讨论：（1）由全加器的逻辑关系，可以知道： 这里，首先设计一个由与非门构成的异或门，如题图4.8（a）所示。题图4.8（a）（2）利用上述的异或门，构成一位全加器，如题图4.8（b）所示。题图4.8（b）（3）将上述一位全加器级联，构成四位全加器，制作成一个符号；并根据8421BCD码=余3BCD码 -3的原理，就可设计逻辑电路，如题图4.8（c）所示。图中A1A2A3A4端子输入余3BCD码，B1B2B3B4端子输入-3的补码，S1S2S3S4端子是8421BCD码。这里，-3的补码是DH=（1101）2。题图4.8（c）4.

16、9 试用2输入与非门和反相器设计一个3输入（I0、I1、I2）、3输出（L0、L1、L2）的信号排队电路。它的功能是：当输入I0为1时，无论I1和I2为1还是0，输出L0为1，L1和L2为0；当I0为0且I1为1，无论I2为1还是0，输出L1为1，其余两个输出为0；当I2为1且I0和I1均为0时，输出L2为1，其余两个输出为0。如I0、I1、I2均为0，则L0、L1、L2也均为0。解：根据题意，列出如下真值表I2I1I0L2L1L0000000XX1001X10010100100由上表可以写出如下函数表达式：题图4.94.10 某个车间有红、黄两个故障指示灯，用来表示3台设备的工作情况。如一台

17、设备出现故障，则黄灯亮；如两台设备出现故障，则红灯亮；如三台设备同时出现故障，则红灯和黄灯都亮。试用与非门和异或门设计一个能实现此要求的逻辑电路。解：根据题意，设三台设备分别为A、B、C，为0时无故障，为1时表示有故障；黄灯用LY，红灯用LR表示，LY、LR为1表示灯亮，0表示灯灭。列出如下真值表ABCLRLY0000000101010010111010001101101101011111题图4.104.11 设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。解：1）

18、设楼上、楼下开关分别是A、B，L是楼道的灯，如题图4.11所示。2）设开关A、B向上拨为1，向下拨为0；灯亮为1，灯灭为0。根据题意，列出真值表如下：ABL001010100111对应的逻辑表达式：题图4.114.12 设计一个用来判别一位10进制数的8421BCD码是否大于5的电路。如果输入值大于或等于5时，电路输出为1；当输入小于5时，电路输出为0。解：根据题意，列出真值表（注意到是8421BCD码，所以可利用为无关项。）DCBAL00000000100010000110010000101101101011111000110011题图4.124.13 输入A、B、C、D是一个10进制数X的

19、8421BCD码，当X为奇数时，输出Y=1，否则Y=0。列出该题的真值表，并写出输出逻辑函数表达式，画出逻辑电路图。解：根据题意列出真值表DCBAY00000000110010000111010000101101100011111000010011由上式画出逻辑电路，如题图4.13所示。题图4.134.14 有一个火灾报警系统，设有烟感、温感和紫外光感3种不同的火灾探测器。为了防止产生误报警，只有当其中两种或三种探测器发出火灾探测信号时，报警系统才发出报警信号，试用或非门设计该报警电路。解：采用正逻辑，用A、B、C分别表示烟感、温感、紫外光感的状态，Y表示报警；设：有火灾探测信号为1，无火灾探

20、测信号为0，报警为1，不报警为0。根据题意，列出真值表如下：ABCY00000010010001111000101111011111题图4.144.15 旅客列车分为特快、直快和慢车3种，车站发车的优先顺序为：特快、直快、慢车。在同一时间内，车站只能开出一班列车，即车站只能给出一班列车所对应的开车信号，试用与非门设计一个能满足上述要求的逻辑电路。解：采用正逻辑，用A、B、C分别表示特快、直快、慢车之状态，X、Y、Z分别表示与之对应的开车信号。设：有车为1，无车为0；允许开车为1，不允许开车为0。根据题意，列出真值表如下：ABCXYZ0000000010010100100110101001001

21、01100110100111100 ，题图4.154.16 试用74LS138设计1位全加器。解：在STA=1，时，3-8译码器的输出取决于A0、A1、A2的状态A2(A)A1(B)A0(Ci-1)SiCi0000000110010100110110010101011100111111注意到3-8译码器是输出低电平有效，对应于、任一个有效（低电平），全加器的Si=1，对应于、任一个有效（低电平），全加器的Ci=1，题图4.164.17 用译码器实现一组多输出函数。；。解：根据给出的逻辑函数，共有3个输入变量，3个输出变量。选用3-8译码器及与非门。由题意可得真值表，注意到3-8译码器输出为低电

22、平有效。ABCF1F2F3000010001111010010011011100111101110110011111111题图4.174.18 分别用74LS153实现逻辑函数和。（1）解：列出真值表A(S1)B(S0)F1(ZA)=00I0A=001I1A=110I2A=011I3A=1根据上述真值表，可以画出对应的逻辑图。题图4.18（1）（2）解：列出真值表B(S1)C(S0)F2(ZA)=00I0A=A01I1A=010I2A=A11I3A=1根据上述真值表，可以画出对应的逻辑图。题图4.18（2）4.19 试用四位集成全加器实现将余3BCD码转换为8421BCD码的电路。解：由数字编

23、码知识可知：3BCD码=8421BCD码+3即：8421BCD码= 3BCD码-3减去一个数，就等于加上这个数的补码，在4位二进制中，-3的补码是13。因此可以使用4为全加器实现本题的要求。题图4.194.20 如图题4.20所示逻辑电路由两个功能块和组成，X1X0和Y1Y0是两个2位2进制数，要求：（1） 分析每个功能块电路的逻辑功能，写出逻辑表达式，列出真值表；（2） 分析整个电路的逻辑功能。图题4.20（1）解：X1Y1B0B1D10000000111010110111010001101001100011111X0(S1)Y0(S0)B0(ZA)=D0(ZA)=00I0A=0I0A=00

24、1I1A=1I1A=110I2A=0I2A=111I3A=0I3A=0（3） 本题图的功能是一个2位全减器：D1D0=X1X0-Y1Y0,B1是借位。4.21 试判断下列函数组成的电路是否存在风险，是何种风险。（1） （2） （3） （4）解：（1）当A=C=1时，故存在险象，会出现负窄脉冲干扰。（2）当A=B=1时，故存在险象，会出现正窄脉冲干扰。（3）当A=B=D=1时，故存在险象，会出现负窄脉冲干扰。（4）当A=B=C=1时，故存在险象，会出现正窄脉冲干扰。第五章 集成触发器5.1 画出由两个或非门构成的基本RS触发器的电路图，并写出状态转换表。已知RS的输入波形如图题5-28所示，试画

25、出输出Q和的波形。设初始状态为Q=0。图题5-28解：用或非门构成RS触发器值得说明的是，利用或非门构成基本触发器时，其置位、复位被定义为S、R!！图中，灰色为约束条件区域，此时基本触发器的输出为红色线条，即Q和均为“1”，是触发器不允许的状态；蓝色区域为不定状态，它是在R、S由“1”同时变为“0”而出现的状态，由于实现无法判断触发器将会是什么状态，故称之为不定状态。5.2 已知同步D触发器的波形如图题5-29所示，试画出输出Q的波形。设触发器的初始状态为Q=0。图题5-29解：同步D触发器存在空翻转问题，在CP高电平期间，当Q为0时，如果出现D由0变为1，对触发器的Q就会变成1；在CP高电平

26、期间，当Q为1时，如果出现D由1变为0，对触发器的Q就会变成0。也就是说，在CP高电平期间，D的变化会引起D触发器的状态变化。5.3 主从JK触发器的输入CP、J、K的波形如图5-30所示，试画出输出Q的波形。设触发器的初始状态为Q=0。图题5-30解：JK触发器是在CP的下降沿，依据JK的输入而使得触发器状态发生变化。5.4 已知，图5-31中各触发器的初始状态Q=0，试画出在CP脉冲作用下各触发器Q端的电压波形。图题5-30解：根据各个触发器的连接关系，并注意到各自的有效沿，可以画出如下波形。5.5 维持-阻塞D触发器74LS74的电路输入波形如图题5-32所示，画出输出Q端的波形。图题5

27、.-32解：维持-阻塞D触发器74LS74是CP上升沿触发。5.6 画出图题5-33所示的维持阻塞D触发器Q的波形。图题5-33解：维持-阻塞D触发器74LS74是CP上升沿触发，其直接置位和直接复位均是低电平有效，且不受CP的限制。5.7 根据图题5-34所示的触发器的电路、输入CP和A的波形，试画出Q2的波形。设触发器的初始状态为Q=0。图题5-34解：JK触发器是CP低电平有效，在J=K=1时，为计数工作方式。5.8 在图题5-35的主从JK触发器电路中，CP和A的电压波形如图中所示，试画出Q端对应的电压波形。设触发器的初始状态为Q=0。图题5-35解：注意到图中是JK触发器，有效触发沿

28、是下降沿。5.9 试画出图题5-36电路输出端Y、Z的电压波形。输入信号A和CP的电压波形如图中所示。设触发器的初始状态均为Q=0。图题5-36解：D触发器的有效触发沿是上升沿。为了便于绘图，在原有图中，做适当标注，并设初始状态Q0、Q1均为“0”，如下图所示。解答错误！ 5.10 画出图题5-37电路输出端Q2的电压波形。输入信号A和CP的电压波形与上题相同。假定触发器为主从结构，初始状态均为Q=0。图题5-37解：JK触发器的有效触发沿是下降沿，其复位是低电平有效。6.5 5G555构成的多谐振荡器如图6-26所示，试计算该电路输出电压的频率，画出输出电压VO及0.1F电容两端电压的波形。

29、VCC=12V。图 6-26解：电源电压为12V，所以VO的高电平接近12V、低电平接近0V。根据公式 f =图中（注意波形图是稳定工作情况下波形）：T1=0.693R2C=T2=(R1+R2)C=6.6 某单稳态触发器由555定时器组成，若其定时电容C = 0.1F，定时电阻R = 10k，输入信号脉冲宽度Tw = 50s，周期T = 1500s的负脉冲。试计算单稳的宽度及输出信号的周期大小。解：单稳态的输出脉冲宽度Tw单稳态只能对输入信号的脉冲宽度进行调整，而不能改变输入信号的频率，所以输出信号的频率与输入信号相同，故f=1/T=66.7kHz6.7 图6-27为两相时钟发生器。（1） 定

30、性画出CB555的输出端VO与Q、及Y1、Y2的所对应的波形（至少画4个VO周期）。（2） 计算VO的周期TO。图 6-27解：（1） 画输出端VO与Q、及Y1、Y2的所对应的波形（2）根据周期计算公式，可计算该电路的振荡周期6.8 图题6-28所示电路：（1） 试分析555（1）和555（2）所组成电路的功能。（2） 若要求扬声器在开关S按下后，以1.2kHz频率持续响10s，试确定图题6.12中R1和R2的阻值。图题6.12解：图中的555（1）是单稳态触发器，555（2）是受控制的多谐振荡器。根据题意，555（1）暂稳态为10s （6-1）当VO=1时振荡器工作，其振荡频率为 f=120

31、0Hz （6-2）由式（6-1）可得：R1=909（兆欧）由式（6-2）可得：617(欧姆)6.9 対一脉冲信号进行延迟，能否用集成时基电路555和双单稳态集成电路74LS221加必要的电阻，电容和门电路实现？若用74LS221则电路如何连接？74LS221的功能表、引脚及脉冲信号延迟波形如图题6-29所示。引脚Cext和Rext/Cext分别表示外接电容和电阻（R、C的数值不要求计算，t2为延迟时间）。图题6-29解：（1）用555电路和单稳态集成电路74LS221加必要的电阻电容和门电路实现。如下图所示。（2）如果使用集成电路74LS221实现，如下图所示。6.10 555组成的多谐振荡器

32、电路，电压控制端UC-O=4V时的的电路图如图题6.-30所示，试画出输出波形，并说明回差电压的大小。图题6-30解：由555电路内部电路图可知，C-U端是比较器C1的同相端，若施加以uI（=4V），它就是C1的同相端电平，而比较器C2的反相端电平就是uI=2V。由图可知，回差电压就是2V了（注意波形图是稳定工作情况下波形）。7时序逻辑电路的分析和设计7.1 计数器电路如图题7.1所示。设各触发器的初始状态均为“0”，分析该电路的逻辑功能。图题7.1解：由图可以写出各个触发器驱动方程和状态转换表，由状态转换表，可以绘制出逻辑波形图分析结果，该电路是一个具有异步清零的4位二进制同步计数器。7.3

33、 计数器电路如图题7.3所示。设各触发器的初始状态均为“0”，要求：（1） 写出各触发器的驱动方程和次态方程；（2） 列状态转换表并说明该计数器电路的逻辑功能；图题7.3解：（1）驱动方程： K2=1次态方程： 时钟方程： CP0= CP2= CP ，CP1=（2）状态转换表CPQ2Q1Q0K2=1CPCP1()00 0 00111111 0 01111120 1 11110130 1 01110140 0 1011010 0 0结论：五进制异步减法计数器7.8 试分析图题7.8的计数器电路，说明这是多少进制的计数器。图题7.8解：74160是同步预置、异步清零的8421BCD码10进制同步加

34、法计数器，因此预置只发生在CP脉冲的上升沿。当计数器到达1001后，LD有效，等到CP上升沿到来后，将0011加载给计数器，所以该计数器的状态依次是0011、0100、0101、0110、0111、1000、1001，总共7个状态，所以是7进制计数器。该计数器逻辑波形如下：7.10 分析图题7.10所示电路，画出它们的状态图和时序图，指出各是几进制计数器。（a）图题7.10解：74163是同步预置、同步清零的16进制同步加法计数器。(a)由图（a）可见，当计数器状态Q3Q2Q1Q0为1100时，与非门输出0，清零信号有效，在其后的一个CP到来后，计数器变为0000，回到原始初态。所以，计数器按

35、自燃2进制规律从0000计数到1100，即：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100，如此周而复始。于是得出结论，此电路为13进制计数器。(b) 由图（a）可见，当计数器状态Q3Q2Q1Q0到达1100时，与非门输出0，置数信号有效，在其后的一个CP到来后，计数器状态Q3Q2Q1Q0被置为0100，回到原始初态。所以，计数器按自燃2进制规律从0100计数到1100，即：0100、0101、0110、0111、1000、1001、1010、1011、1100，如此周而复始。于是得出结论，此电路为9进制计数器。

36、7.13 分别画出利用下列方法构成的10进制计数器的接线图。（3） 利用74LS161的异步清零功能；（4） 利用74LS163的同步清零功能；（5） 利用74LS161或74LS163的同步置数功能；（6） 利用74LS290的异步清零功能；解：对于异步清零的计数器而言，要能够实现异步清零，该计数器本身的满容量计数值必须大于所要求的计数值，才能达到设计的要求。也就是，清零动作是发生在正常计数满后的一个状态。这个状态持续时间非常短暂，它和计数初始状态共同享有一个时钟周期。使用加载初值方法，其要求与异步清零法一样，该计数器本身的满容量计数值必须大于所要求的计数值，才能达到设计的要求。对于具有同步

37、置数的计数器来讲，只要计数达到所要求之值后，下一个时钟将计数初值载入即可。遵照上述原理，分别得到如下电路：7.14 用2片74161分别采用反馈置数法和反馈清零法构成从0开始的60进制加法计数器。解：74161是具有同步预置、异步清零的4位二进制同步加法计数器。计数器本身的满容量计数值必须大于所要设计的计数值，才能达到设计的要求。清零动作是发生在正常计数满后的一个状态。这个状态持续时间非常短暂，它和计数初始状态共同享有一个时钟周期。反馈置位法只要计数达到所要求之值后，下一个时钟将计数初值载入即可。遵照上述原则，可分别设计出60十进制计数器。反馈清零法构成的60进制计数器反馈清置数构成的60进制计数器7.17 集成4位双向移位寄存器74194的应用电路如