2022年通信原理课程设计CMI编译码 .pdf

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1、实验 5 CMI 编码器设计一、 预备知识1. 预习 Altera 公司 quartus 软件的使用方法。2. 预习 FPGA 的基本编程技术。3. 复习通信原理中关于 CMI 编码部分的知识。二、 实验目的1. 掌握 FPGA 中实现 CMI 编码的方法。三、 实验仪器1LTE-TX-02E 型通信原理实验箱一台2计算机（带 quartus II 开发环境）一台3JTAG 下载电缆一根46 号板一块58 号板一块6信号源板一块7示波器一台四、 实验原理CMI 编码规则见如下表所示：输入码字编码结果0 01 1 00/11 交替表示在CMI 编码中，输入码字0 直接输出 01 码型，较为简单。

2、对于输入为1 的码字，其输出不仅与当前码字有关，还与前一个“1”码的输出有关，输出存在两种结果00 或11 码，交替出现。在同步情况下，输出只对应三种有效码型，10 码型无效，因此可以根据这个特点进行检错。同时，编码后的速率增加一倍。五、 设计要求与方法1. 设计要求从信号源接 8K 的 PN 序列和 8K 时钟到 8 号板，对 8 号板的 FPGA 进行编程完成PN 序列的CMI 编码。在程序中定义的端口是：输入：CLK_ENCODE ： 时钟输入端，由信号源CLK1 引入 8k 的时钟信号。RST ： 复位信号，高电平有效。NRZ_IN ： NRZ 码信号输入。输出：CMI_OUT ： C

3、MI 编码输出。说明：CLK_ENCODE ： 8 号板的 FPGA 的16 脚，插座的名称为“CLK ”。RST ： 8 号板 FPGA 39 脚，复位信号，S2 pn1 往上拨时，复位信号有效。NRZ_IN ： 8 号板的 FPGA 的10 脚，插座的名称为“COMRXA”。CMI_OUT ： 8 号板的 FPGA 的77 脚，插座的名称为“PCMOUTB”。2. 设计方法首先将输入数据依据编码要求编成相应码字，0 码编成 “01”，1 码交替成 “00”或“11”，然后在原时钟上升沿和下降沿分别取高位和低位进行并串转换输出，就达到倍频输出的目的。名师资料总结 - - -精品资料欢迎下载

4、- - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 5 页 - - - - - - - - - 六、 实验步骤1. 在 quartus 中新建或打开工程文件CMI_ENCODE.qpf 。注意，工程设置不要随便改动，特别是管脚定义、器件定义，否则会损坏器件。2. 在 CMI_ENCODE.V 中添加代码。然后，编译仿真后。经检查后方可下载（确认管脚分配正常）。3. 关电，用信号连接导线按如下方式连线：源插座目的插座CLK1 （信号源板）CLK（8 号板）PN（信号源板）COMRXA （8 号板）4. 将信号源的拨码开

5、关S4 拨位“ 1100” 。5. 将 JTAG 下载电缆与8 号板的 J601（JTAG 下载）连接，注意连接方向。6. 开电，将程序下载至FPGA 中。7. 用示波器观察8 号板上测试点PCMOUTB 和信号源的测试点PN 看 CMI 编码信号是否正确。8. 实验完成后复原LTE-TX-02E 实验箱。实验6 CMI 译码器设计一、 预备知识1. 预习Altera 公司 quartus 软件的使用方法。2. 预习 FPGA 的基本编程技术。3. 复习通信原理中关于CMI 译码部分的知识。二、 实验目的1. 掌握 FPGA 中实现 CMI 译码的方法。三、 实验仪器1LTE-TX-02E 型

6、通信原理实验箱一台2计算机（带quartus II 开发环境）一台3JTAG 下载电缆一根46 号板一块58 号板一块6信号源板一块7示波器一台四、 实验原理CMI 编码规则见如下表所示：输入码字编码结果0 01 1 00/11 交替表示CMI 译码关键是要检测出哪两个码元是一组。通过分析编码规则可知，只要检测到了下降沿， 后面的信号即可进行分组译码。CMI 码具有检错能力，这是因为1 码用 00 或 11 表示，而 0 码用 01 码表示，因而在CMI 码流中不存在10 码，且无 00 与 11 码组连续出现，这个特点可用于检测CMI 的部分错码。在CMI 解码端，存在两种状态，因而需进行同

7、步。同步过程名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 5 页 - - - - - - - - - 的设计可根据码字的状态进行：因为在输入码字中不存在10 码型，如果出现10 码，则必须调整同步状态。五、 设计要求与方法1. 设计要求将 CMI 编码实验后的CMI 码译码。在程序中定义的端口是：输入：CLK_DECODE ：CMI 译码时钟。RST ： 复位信号，高电平有效。CMI_IN ： CMI 信号输入。输出：NRZ_OUT ： CMI 译码输出。说明：CLK_

8、DECODE ：8 号板的 FPGA 的 16 脚，插座的名称为“CLK” 。RST ： 8 号板 FPGA 39 脚，复位信号，S2 pn1 往上拨时，复位信号有效。CMI_IN ： 8 号板的 FPGA 的 10 脚，插座的名称为“COMRXA ” 。NRZ_OUT ： 8 号板的 FPGA 的 75 脚，插座的名称为“串口时钟”。2. 设计方法CMI 译码电路由串并变换器、译码器、同步检测器、扣脉冲电路等电路组成。1)首先将输入原始时钟分频，译码速度降一倍；2)然后进行串并转换，将输入的二倍编码后的信号转换成2bit 的信号用于译码；3)最后 CMI 译码：将 CMI 码的高位与低位通过

9、异或非门实现CMI 码的译码，如果高位和低位相同就译成1，如果不同就译成0。六、 实验步骤1. 在 quartus 中新建或打开工程文件CMI_DECODE.qpf 。注意，工程设置不要随便改动，特别是管脚定义、器件定义，否则会损坏器件。2. 在 CMI_DECODE.V 中添加代码。然后，编译仿真后。经检查后方可下载（确认管脚分配正常）。3. 关电，用信号连接导线按如下方式连线：源插座目的插座CLK1 （信号源板）BS（6 号板）PN（信号源板）NRZIN （6 号板）DOUT1 （6 号板）DIN （7 号板）BS（7 号板）CLK（8 号板）DOUT1 （6 号板）COMRXA （8 号

10、板）4. 将信号源的拨码开关S4 拨位“ 1100” ，将 7 号板的 S2 拨位“ 1000” ，将 6 号板的S1 拨位“ 00100000” 。5. 将 JTAG 下载电缆与8 号板的 J601（JTAG 下载）连接，注意连接方向。6. 开电，将程序下载至FPGA 中。7. 用示波器观察8 号板上测试点“串口时钟”和信号源的测试点PN 看两路信号是一样。 （有延时属于正常现象）8. 实验完成后复原 LTE-TX-02E 实验箱。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3

11、 页，共 5 页 - - - - - - - - - 实验数据与结果：CMI 代码：module cmi(clk,reset,data,code_out,m_out); input clk,data; /定义输入时钟信号及初始信号data input reset; /定义输入清零端output 1:0 code_out; /编码输出 2 位二进制reg flag; /定义 flag 作为取反信号进行输入为一译码为 00 11的切换reg 1:0 code_out; /定义存储类型进行数据存储output m_out; /译码输出reg m_out; always (posedge clk or

12、 negedge reset) /当 clk 上升沿 或置零信号下降沿来临执行begin if(!reset) /当清零为 0 清零端有效编码输出置零begin code_out=0; end else if (data=1) begin /数据为 1 执行，假设此时 flag 为 1，将00 赋给编码输出if (flag) begin code_out1=0; code_out0=0; flag=flag; /对 flag 取反end /结束退出else if (!flag) begin /当数据为 1，flag 等于 0 时输入为 1 编码为 11 code_out0=1; code_ou

13、t1=1; flag=flag; end end else if(data=0) begin /当数据为 0，将 01 赋给编码输出code_out0=1; code_out1=0; end end always(posedge clk ) /译码 当 clk 上升沿到有效， 比编码输出延迟一个周期begin if (code_out=2b01) /当编码输出为 01 ，译码输出为 0 m_out=1h0; else if(code_out=2b11) /当编码输出为 00，译码输出为 1 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - -

14、 - - 名师精心整理 - - - - - - - 第 4 页，共 5 页 - - - - - - - - - m_out=1h1; else if(code_out=2b00) /当编码输出为 11，译码输出为 1 m_out=1h1; end endmodule 调试的波形如下：实验心得：本次课程设计原理比较简单，通过实验我理解了 FPGA 中实现CMI 编译码的方法，并会verilog语言进行编码调试出实验波形，本次试验除了对cmi 码有更深理解， 更对其它如 HDB3码都有一定的了解！名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 5 页 - - - - - - - - -