Verilog-HDL数字系统设计及其应用第11章.ppt

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1、第11章 综合设计实例 11.1 有限状态机的概念及其设计实例有限状态机的概念及其设计实例11.1.1 有限状态机的概念有限状态机的概念有限状态机是时序电路的通用模型，任何时序电路都可以表示为有限状态机。有限状态机通常可分为两类：Moore型与Mealy型。下一状态只由当前状态决定的有限状态机称为Moore型有限状态机；下一状态不但与当前状态有关，而且与当前输入值有关的有限状态机为Mealy型有限状态机。实际上，Moore型有限状态机可看作Mealy型的特例。有限状态机从本质上讲是由寄存器与组合逻辑构成的时序电路，各个状态之间的转移总是在时钟的触发下进行的。通常可使用带有always语句的ca

2、se语句建模，状态信息存储在寄存器中，case语句的多个分支包含每个状态的行为。下面通过一个例子进行说明。 第11章 综合设计实例 【例例11-1】一个说明有限状态机描述的例子。/Moore型module sta_machine1(x, clock, current_state, z); parameter 1:0 set0 = 0,hold0 = 1,set1 = 2; input x, clock; output 1:0 current_state; output z; reg 1:0 current_state; reg z; /* 重新声明为寄存器型变量，以便于在always语句中赋值

3、。缺省时，端口是连线型，不能在always语句中赋值*/ reg 1:0 next_state; 第11章 综合设计实例 always (current_state) begin case (current_state) set0: begin z = 0 ; next_state = hold0; end第11章 综合设计实例 hold0: begin z = 0; if (x = 0) next_state = hold0; else next_state = set1; end第11章 综合设计实例 set1: begin z = 1; next_state = set0; end en

4、dcase end always (posedge clock) current_state = next_state;endmodule/Mealy型第11章 综合设计实例 module sta_machine2(x, clock, current_state, z); parameter 1:0 set0 = 0,hold0 = 1,set1 = 2; input x, clock; output 1:0current_state; output z; reg 1:0 current_state; reg z; /* 重新声明为寄存器型变量，以便于在always语句中赋值。缺省时，端口是连

5、线型，不能在always语句中赋值*/ reg 1:0 next_state;第11章 综合设计实例 always (x or current_state) begin case (current_state) set0: if(x=1) begin z = 0 ; next_state = hold0; end else z=1;第11章 综合设计实例 hold0: if (x = 0) begin next_state = hold0; z=0; end else begin next_state = set1; z=1; end第11章 综合设计实例 set1: if(x=1) begi

6、n z = 1; next_state = set0; end else z=0; endcase end always (posedge clock) begin current_state = next_state; endendmodule第11章 综合设计实例 11.1.2 有限状态机的设计实例有限状态机的设计实例在熟悉有限状态机基本描述方法的基础上，下面给出三个有限状态机的设计实例：饮料销售机、交通灯控制器与闹钟系统控制器。1. 饮料销售机饮料销售机这是一个饮料自动售货机的例子，每听饮料的售价为35美分，可以使用的硬币有三种：5美分(nickel)、一角(dime)、25美分(qua

7、rter)，同时售货机具有找零功能。第11章 综合设计实例 【例例11-2】饮料销售机的例子。/功能模块部分define vend_a_drinkd,dispense,collect=idle,2b11module drink_machine(nickel_in,dime_in,quarter_in,collect, nickel_out,dime_out,dispense,reset,clk); parameter idle=0,five=1,ten=2,twenty_five=3, fifteen=4,thirty=5,twenty=6,owe_dime=7; input nickel_i

8、n,dime_in,quarter_in,reset,clk; output collect,nickel_out,dime_out,dispense; reg collect,nickel_out,dime_out,dispense; reg 2:0 d,q;第11章 综合设计实例 always (nickel_in or dime_in or quarter_in or reset) begin nickel_out=0; dime_out=0; dispense=0; collect=0; if(!reset) d=idle; else begin d=q;第11章 综合设计实例 cas

9、e(q) idle: if(nickel_in) d=five; else if (dime_in) d=ten; else if(quarter_in) d=twenty_five; five: if(nickel_in) d=ten; else if (dime_in) d=fifteen; else if(quarter_in) d=thirty;第11章 综合设计实例 ten: if(nickel_in) d=fifteen; else if (dime_in) d=twenty; else if(quarter_in) vend_a_drink; twenty_five: if(ni

10、ckel_in) d=thirty;第11章 综合设计实例 else if (dime_in) vend_a_drink; else if(quarter_in) begin vend_a_drink; nickel_out=1; dime_out=1; end第11章 综合设计实例 fifteen: if(nickel_in) d=twenty; else if (dime_in) d=twenty_five; else if(quarter_in) begin vend_a_drink; nickel_out=1; end第11章 综合设计实例 thirty: if(nickel_in)

11、vend_a_drink; else if (dime_in) begin vend_a_drink; nickel_out=1; end else if(quarter_in) begin vend_a_drink; nickel_out=1; d=owe_dime; end第11章 综合设计实例 twenty: if(nickel_in) d=twenty_five; else if (dime_in) d=thirty; else if(quarter_in) begin vend_a_drink; dime_out=1; end 第11章 综合设计实例 owe_dime: begin

12、dime_out=1; d=idle; end endcase end end always (posedge clk) begin q=d; endendmodule第11章 综合设计实例 /测试模块部分module stimulus; reg nickel_in,dime_in,quarter_in,reset,clk; wire collect,nickel_out,dime_out,dispense; drink_machine dr1(nickel_in,dime_in,quarter_in,collect,nickel_out, dime_out,dispense,reset,cl

13、k); initial begin reset=1; clk=1; nickel_in=0; dime_in=0; quarter_in=0;第11章 综合设计实例 #5 reset=0; #5 nickel_in=1; #2 reset=1; #3 nickel_in=0; dime_in=1; #10 dime_in=0; quarter_in=1; #10 nickel_in=1; quarter_in=0; #10 nickel_in=0;第11章 综合设计实例 repeat(5) begin #5 nickel_in=1; #5 nickel_in=0; end #5 $finish

14、; end always #5 clk=clk;endmodule仿真结果如图11.1所示。第11章 综合设计实例 图11.1 饮料销售机的仿真结果第11章 综合设计实例 在上面的例子中，将三种币值的投币信号(nickel_in、dime_in、quarter_in)作为模块的输入信号，系统的复位能力由输入信号reset控制，并且状态的转换是在输入时钟信号clk的上升沿完成的。为了便于比较，这里给出另外一种基于计数的实现方式，可供读者参考。module drink_machine2(nickel_in,dime_in,quarter_in,collect, nickel_out,dime_ou

15、t,dispense,reset,clk); input nickel_in, dime_in, quarter_in, reset, clk; output nickel_out, dime_out, collect, dispense; reg nickel_out, dime_out, dispense, collect; reg 3:0 nickel_count, temp_nickel_count; reg temp_return_change, return_change; always ( nickel_in or dime_in or quarter_in or collect

16、 or temp_nickel_count or reset or nickel_count or return_change)第11章 综合设计实例 begin nickel_out = 0; dime_out = 0; dispense = 0; collect = 0; temp_nickel_count = 0; temp_return_change = 0;第11章 综合设计实例 / 检查是否有钱放入 if (! reset) begin temp_nickel_count = nickel_count; if (nickel_in) temp_nickel_count = temp

17、_nickel_count + 1; else if (dime_in) temp_nickel_count = temp_nickel_count + 2; else if (quarter_in) temp_nickel_count = temp_nickel_count + 5;第11章 综合设计实例 if (temp_nickel_count = 7) begin temp_nickel_count = temp_nickel_count - 7; dispense = 1; collect = 1; end第11章 综合设计实例 if (return_change | collect

18、) begin if (temp_nickel_count = 2) begin dime_out = 1; temp_nickel_count = temp_nickel_count - 2; temp_return_change = 1; end第11章 综合设计实例 if (temp_nickel_count = 1) begin nickel_out = 1; temp_nickel_count = temp_nickel_count - 1; end end end end第11章 综合设计实例 always (posedge clk ) begin nickel_count = t

19、emp_nickel_count; return_change = temp_return_change; endendmodule第11章 综合设计实例 2. 交通灯控制器交通灯控制器本例实现高速公路与乡间小路红绿灯的控制。实现如下要求：(1) 只有在小路上发现汽车时，高速公路上的交通灯才可能变为红灯。(2) 当有汽车在小路上时，小路的交通灯保持为绿灯，但不能超过给定的延迟时间。(3) 公路灯转为绿灯后，即使小路上有汽车出现，而公路上并无汽车，也将在给定的时间内保持绿灯。此交通灯控制器可用一个有限自动机来实现。由上所述，它定义了5种状态，如表11.1所示。其状态转换图如图11.2所示。第11

20、章 综合设计实例 表 11.1 交通控制器的 5 种状态 状态 公路灯 小路灯 0 绿 红 1 黄 红 2 红 绿 3 红 黄 4 红 红 第11章 综合设计实例 图11.2 交通灯控制器的状态转换图状态1状态4状态0状态2状态3C&LSC|LS第11章 综合设计实例 图11.2中，C表示小路上有车；L表示过了一段长的时间；S表示过了一段短的时间；操作符“&”表示逻辑与的关系；操作符|表示逻辑或的关系。基于上述有限状态机的状态转换关系，可以得到如下的Verilog HDL实现程序。【例例11-3】交通灯控制器。/功能模块部分module traffic(car,timeoutL,timeout

21、S,newHL,newFL,newST); input car,timeoutL,timeoutS; output 3:1 newHL,newFL; output newST; reg 3:1 newHL,newFL; reg newST; reg 3:1 cur_state,next_state;第11章 综合设计实例 initial begin cur_state=3b111; newHL=3b100; newFL=3b001; newST=0; end第11章 综合设计实例 always (car or timeoutL or timeoutS) begin case(cur_state

22、) 3b000: begin newHL=3b100; newFL=3b001; if(car=1) & (timeoutL=1) begin next_state=3b100; newST=1; newHL=3b010; newFL=3b001; end第11章 综合设计实例 else begin next_state=3b000; newST=0; end end第11章 综合设计实例 3b100: begin newHL=3b010; newFL=3b001; if(timeoutS=1) begin next_state=3b010; newST=1; newHL=3b001; new

23、FL=3b100; end else begin next_state=3b100; newST=0; end end第11章 综合设计实例 3b010: begin newHL=3b001; newFL=3b100; if(car=0) | (timeoutL=1) begin next_state=3b110; newST=1; newHL=3b001; newFL=3b010; end else begin next_state=3b010; newST=0; end end第11章 综合设计实例 3b110: begin newHL=3b001; newFL=3b010; if(tim

24、eoutS=1) begin next_state=3b000; newST=1; newHL=3b100; newFL=3b001; end else begin next_state=3b110; newST=0; end end第11章 综合设计实例 3b111: begin next_state=3b000; newHL=3b100; newFL=3b001; newST=0; end endcase cur_state=next_state; endendmodule第11章 综合设计实例 /测试模块部分module sti_traffic; reg car,timeoutL,tim

25、eoutS; wire 3:1 newHL,newFL; wire newST; traffic t1(car,timeoutL,timeoutS,newHL,newFL,newST); initial begin car=0; timeoutL=0; timeoutS=0;第11章 综合设计实例 #20 car=1; timeoutL=1; #20 timeoutS=1; timeoutL=0; car=0; #20 car=1; #20 car=0; timeoutS=0; #20 timeoutS=1; #20 timeoutS=0; timeoutL=1; car=1; #10 tim

26、eoutL=0; car=0;第11章 综合设计实例 #10 timeoutL=1; #10 timeoutS=1; #10 timeoutS=0; timeoutL=0; car=1; #10 timeoutS=1; #10 timeoutS=0; timeoutL=1; #10 timeoutS=1; #10 timeoutS=0; timeoutL=0;第11章 综合设计实例 #10 timeoutL=1; #10 timeoutL=0; timeoutS=1; #30 $finish; end endmodule仿真结果如图11.3所示。第11章 综合设计实例 图11.3 交通灯控制器

27、的仿真结果第11章 综合设计实例 在上面的例子中，变量cur_state表示当前的状态值，5种状态分别由它的5个值来代表：值 状态000 0100 1010 2110 3111 4其中状态4被设为初始状态；变量new_state表示下一个状态值，由输入变量car、timeoutL、timeoutS的值来决定，其中变量car表示有无汽车，变量timeoutL表示状态转换图中的L，变量timeoutS表示状态转换图中的S；输出变量newHL代表高速公路灯的状态，输出变量newFL代表乡间小路灯的状态，它们都是三位位长的二进制位串，每一位分别表示绿、黄、红灯的亮、灭状态，如“100”表示路灯为红灯；

28、输出变量NewST为用于启动外部计时器的输出位。第11章 综合设计实例 3. 闹钟系统控制器闹钟系统控制器该例设计一带闹钟功能的24小时计时系统的控制器。计时系统要完成如下功能：(1) 计时功能：每隔一分钟计时一次，并在显示屏上显示当前时间。(2) 闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声。(3) 设置新的计时时间：用户通过数字键“0”“9”输入新的时间，然后按“time”键确认。(4) 设置新的闹钟时间：用户用数字键“0”“9”输入新的闹钟时间，然后按“alarm”键确认。(5) 显示所设置的闹钟时间：在正常计时显示状态下，用户直接按下“alarm”键，则已设置的闹钟时

29、间显示在显示屏上。根据上面所描述的功能，可以得到控制器的外部端口，如图11.4所示。第11章 综合设计实例 图11.4 控制器的外部端口keyalarm_buttontime_buttonclkresetalarm_controllerload_new_aload_new_cshow_new_timeshow_a第11章 综合设计实例 可以通过有限状态机的方式来实现控制器的功能。根据设计要求及端口设置，需要5个状态来实现：hold：表示电路初态即正常计数状态。receive：接收键盘输入状态。在状态hold时用户按下数字键后进入此状态。在此状态下，显示屏上显示的是用户键入的数字。set_at：

30、设置新的闹钟时间。在状态receive时用户按下alarm键后进入此状态。set_ct：设置新的计时时间。在状态receive时用户按下time键后进入此状态。show_at：显示闹钟时间。在状态hold时用户直接按下alarm键后进入此状态。相应的状态转换及控制输出如表11.2所示。表中没有显式说明的控制信号赋值，表示信号的值为0。第11章 综合设计实例 在表11.2中，状态receive与状态show_at涉及到超时判断的问题：如果没有超时，则一直停留在当前状态；否则，根据条件转到其他状态。具体描述时，可以利用外部时钟信号进行计数。例如，若外部时钟周期为10ms，预定超时时间为200ms，

31、则对时钟计数20次后经过的时间就是超时时间。但何时开始计数，如何得知计数结束即超时，必须引入新的内部信号。这样，整个控制器实际上分为两部分，一部分是有限状态机，另一部分完成计数功能用以超时判断。第11章 综合设计实例 表 11.2 控制器状态转换及控制输出表 当前状态 控制输入(条件) 下一状态 控制输出(动作) key=1 receive show_new_time=1 alarm_button=1 show_at show_a=1 hold 否则 hold key=1 receive show_new_time=1 alarm_button=1 set_at load_new_a=1 ti

32、me_button=1 set_ct load_new_c=1 否 receive show_new_time=1 receive 否则(超时？) 是 hold alarm_button=1 set_at load_new_a=1 set_at 否则 hold time_button=1 set_ct load_new_c=1 set_ct 否则 hold alarm_button=1 show_at show_a=1 否 show_at show_a=1 show_at 否则(超时？) 是 hold 第11章 综合设计实例 基于上面的分析，利用控制器状态转换及控制输出表，可得到如下的控制器的

33、Verilog HDL实现程序。【例例11-4】闹钟系统控制器。timescale 1ms/1ms/功能模块部分module alarm_ctr(key,alarm_button,time_button,clk,reset, load_new_a,load_new_c,show_new_time,show_a); parameter hold=3b000,receive=3b001,set_at=3b010, set_ct=3b011,show_at=3b100; parameter key_timeout=20; input key,alarm_button,time_button,clk,

34、reset; output load_new_a,load_new_c,show_new_time,show_a; reg load_new_a,load_new_c,show_new_time,show_a; reg 3:1 cur_state,next_state; reg count_k_end,count_a_end,enable_count_k,enable_count_a;第11章 综合设计实例 integer counter_k,counter_a; always (posedge clk or reset) begin if(!reset) cur_state=hold; el

35、se cur_state=next_state; end第11章 综合设计实例 always (cur_state or key or alarm_button or time_button or count_k_end or count_a_end) begin load_new_a=0; load_new_c=0; show_new_time=0; show_a=0; enable_count_k=0; enable_count_a=0;第11章 综合设计实例 case (cur_state) hold: if(key=1) begin next_state=receive; show_n

36、ew_time=1; end else if(alarm_button=1) begin next_state=show_at; show_a=1; end else next_state=hold;第11章 综合设计实例 receive: begin if(key=1) begin next_state=receive; show_new_time=1; end if(alarm_button=1) begin next_state=set_at; load_new_a=1; end第11章 综合设计实例 if(time_button=1) begin next_state=set_ct;

37、load_new_c=1; end else if(count_k_end=1) next_state=hold; else begin show_new_time=1; next_state=receive; end enable_count_k=1; end第11章 综合设计实例 set_at: if(alarm_button=1) begin next_state=set_at; load_new_a=1; end else next_state=hold;第11章 综合设计实例 set_ct: if(time_button=1) begin next_state=set_ct; loa

38、d_new_c=1; end else next_state=hold;第11章 综合设计实例 show_at: begin if(alarm_button=1) begin next_state=show_at; show_a=1; end第11章 综合设计实例 else if(count_a_end=1) next_state=hold; else begin show_a=1; next_state=show_at; end enable_count_a=1; end endcase end第11章 综合设计实例 always (posedge clk or enable_count_k

39、) if(enable_count_k=0) begin counter_k=0; count_k_end=0; end else if(counter_k=key_timeout) count_k_end=1; else counter_k=counter_k+1;第11章 综合设计实例 always (posedge clk or enable_count_a) if(enable_count_a=0) begin counter_a=0; count_a_end=0; end else if(counter_a=key_timeout) count_a_end=1; else count

40、er_a=counter_a+1;endmodule第11章 综合设计实例 /测试模块部分module stimulus; reg key,alarm_button,time_button,clk,reset; wire load_new_a,load_new_c,show_new_time,show_a; alarm_ctr alarm1(key,alarm_button,time_button,clk,reset, load_new_a,load_new_c,show_new_time,show_a); initial begin key=0; alarm_button=0; time_b

41、utton=0; clk=0; reset=1; #5 reset=0; #5 reset=1; #10 key=1;第11章 综合设计实例 #10 key=0; alarm_button=1; #20 alarm_button=0; key=1; #10 time_button=1; key=0; #20 time_button=0; alarm_button=1; #150 key=0; #20 reset=0; #10 $finish; end always #5 clk=clk;endmodule测试结果如图11.5所示。第11章 综合设计实例 图11.5 闹钟控制器的仿真结果第11章

42、 综合设计实例 11.2 RISC中央处理单元中央处理单元(CPU)的顶层设计的顶层设计RISC(Reduced Instruction Set Computer)的含义是精简指令集计算机，这意味着计算机的指令集非常简单，所谓指令集简单是与复杂指令集计算机(CISC)相对比而言。RISC很适合于用超大规模集成电路实现，由于指令简单，所以译码复杂度低，同时可以针对各条指令对硬件进行优化，因此指令的执行速度很高，从而弥补了其指令个数少的缺点。本节通过一个经简化只有8条指令的、字长为16位的RISC中央处理单元(CPU)的顶层设计实例来说明用Verilog HDL对复杂电路进行建模的方法。第11章

43、综合设计实例 RISC_CPU本身是一个极其复杂的数字电路，可分成9个基本部件：累加器(accumulator)、RISC算术运算单元(alu)、数据控制器(datactrl)、动态存储器(memory)、指令寄存器(instruction register)、状态控制器(state controller)、程序计数器(programm counter)、地址多路器(addrmux)和时钟发生器(clkgen)等，其基本部件的逻辑比较简单。利用Verilog HDL将基本部件的功能描述清楚，并对各部件的输入、输出逻辑关系进行仿真验证，再利用结构建模的方法将基本部件组合成一个顶层模块，由此就完成

44、了RISC中央处理单元(CPU)的顶层设计。下面各节分别讨论各基本部件的Verilog HDL描述，最后给出顶层设计模块。第11章 综合设计实例 11.2.1 累加器用寄存器累加器用寄存器累加器用寄存器用于存放当前的结果，它也是双目运算中的一个数据来源，其外部端口如图11.6所示。第11章 综合设计实例 图11.6 累计器用寄存器的外部端口data_in15:0enclkresetalu_out15:0load_accclockresetregisterdata_out15:0acc15:0第11章 综合设计实例 当reset信号有效(低电平有效)时，该寄存器清零。当来自CPU状态控制器的信号

45、load_acc有效时，累加器用寄存器被启动，在clock时钟的上升沿接收数据总线的数据。累加器用寄存器的Verilog HDL实现程序如下：module cpu_register(data_out,clk,reset,en,data_in); output 15:0 data_out; input 15:0 data_in; input clk,reset,en; reg 15:0 data_out; always (posedge clk or reset or en) if(reset) data_out=16b0; else if(en) data_out=data_in;endmod

46、ule第11章 综合设计实例 11.2.2 RISC算术运算单元算术运算单元RISC算术运算单元通过判断输入的不同操作码，来分别完成相应的加、与、异或等8种基本操作。然后通过这几种基本运算来实现多种其他运算以及逻辑判断等操作。RISC算术运算单元的外部端口如图11.7所示。第11章 综合设计实例 图11.7 算术逻辑单元的外部端口data_inaccclkopcodezeroalu_outaludata15:0acc15:0alu_clockopcode2:0zeroalu_out15:0第11章 综合设计实例 RISC算术运算单元的Verilog HDL实现程序如下：timescale 1n

47、s/1nsmodule cpu_alu(alu_out,zero,opcode,data_in,acc,clk); input 2:0 opcode; input 15:0 data_in,acc; input clk; output 15:0 alu_out; output zero; reg 15:0 alu_out; parameter z_delay=1.5, alu_delay=4.5;第11章 综合设计实例 always (posedge clk) begin case(opcode) 3b000: #alu_delay alu_out=accum; 3b001: #alu_del

48、ay alu_out=accum; 3b010: #alu_delay alu_out=data_in+accum; 3b011: #alu_delay alu_out=data_in&accum; 3b100: #alu_delay alu_out=data_inaccum; 3b101: #alu_delay alu_out=data_in; 3b110: #alu_delay alu_out=accum; 3b111: #alu_delay alu_out=accum; 第11章 综合设计实例 default: begin $display(unknown opcode); #alu_d

49、elay alu_out=16bx; end endcase end assign #z_delay zero=(accum=0)?1:0;endmodule第11章 综合设计实例 11.2.3 数据控制器数据控制器数据控制器用于控制累加器的数据输出，其外部端口如图11.8所示。数据总线是不同操作时传送数据的共用通道，不同情况下传送的内容不同。例如，当来自状态控制器的fetch信号有效时，数据控制器要传输指令；而当mem_r信号有效时，将累加器的数据写入到RAM区，否则应呈现高阻态，以允许其他部件使用数据总线。第11章 综合设计实例 图11.8 数据控制器的外部端口alu_out15:0fet

50、chmem_rclkdata_outdatactrlalu_out15:0fetchmem_rclk2data15:0第11章 综合设计实例 数据控制器的Verilog HDL实现程序如下：module cpu_datactrl(data_out,alu_out,fetch,mem_r,clk); output 15:0 data_out; reg 15:0 data_out; input 15:0 alu_out; input fetch,mem_r,clk; always (fetch or mem_r or posedge clk) if(!fetch & !mem_rd) data_o