最新EDA技术 第3章 VHDL编程基础(共591张PPT课件).pptx

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1、第3章 VHDL编程基础 第3章 VHDL编程基础(jch) 3.1 概述概述 3.2 VHDL程序基本结构程序基本结构 3.3 VHDL语言要素语言要素 3.4 VHDL顺序语句顺序语句 3.5 VHDL并行语句并行语句 3.6 子程序子程序(SUBPROGRAM) 3.7 库、程序包及其他库、程序包及其他 3.8 VHDL描述描述(mio sh)风格风格 3.9 基本逻辑电路设计基本逻辑电路设计 3.10 状态机的状态机的VHDL设计设计 第一页，共五百九十一页。第3章 VHDL编程基础 3.1 概概 述述 3.1.1 常用硬件描述语言简介常用硬件描述语言简介 常用硬件描述语言有VHDL、

2、Verilog和ABEL语言。VHDL起源于美国国防部的VHSIC，Verilog起源于集成电路的设计，ABEL则来源于可编程逻辑器件的设计。下面从使用(shyng)方面将三者进行对比。 (1) 逻辑描述层次：一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。 第二页，共五百九十一页。第3章 VHDL编程基础 (2) 设计要求：VHDL进行电子系统设计时可

3、以不了解(lioji)电路的结构细节，设计者所做的工作较少；Verilog和ABEL语言进行电子系统设计时需了解(lioji)电路的结构细节，设计者需做大量的工作。 (3) 综合过程：任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。因此，VHDL语言源程序的综合通常要经过行为级RTL级门电路级的转化，VHDL几乎不能直接控制门电路的生成。而Verilog语言和ABEL语言源程序的综合过程要稍简单，即经过RTL级门电路级的转化，易于控制电路资源。 第三页，共五百九十一页。第3章 VHDL编程基础 (4) 对综合器的要求：VHDL描述语言层次较高，不易控制底层电路，因而对综合

4、器的性能要求较高，Verilog和ABEL对综合器的性能要求较低。 (5) 支持的EDA工具(gngj)：支持VHDL和Verilog的EDA工具(gngj)很多，但支持ABEL的综合器仅仅Dataio一家。 (6) 国际化程度：VHDL和Verilog已成为IEEE标准，而ABEL正朝国际化标准努力。 第四页，共五百九十一页。第3章 VHDL编程基础 3.1.2 VHDL的优点的优点 VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底， VHDL被IEEE ( T

5、he Institute of Electrical and Electronics Engineers)和美国国防部确认为标准(biozhn)硬件描述语言。自IEEE公布了VHDL的标准(biozhn)版本(IEEE-1076)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准(biozhn)硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准(biozhn)的1076-1993版本。现在，

6、VHDL和Verilog作为IEEE的工业标准(biozhn)硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。 第五页，共五百九十一页。第3章 VHDL编程基础 VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级(goj)语言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件、一个电路模块或一个系统)分成外部(或称可视部分，即端口)和内部(或称不可

7、视部分)，即设计实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的，具体如下： 第六页，共五百九十一页。第3章 VHDL编程基础 (1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题，

8、只是在综合与优化效率上略有差异。 (2) VHDL具有丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能查验设计系统的功能可行性，随时可对系统进行仿真模拟(mn)，使设计者对整个工程的结构和功能可行性做出判断。 第七页，共五百九十一页。第3章 VHDL编程基础 (3) VHDL语句的行为描述能力和程序结构，决定了它具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效、高速的完成必须有多人甚至多个(du )开发组共同并行工作才能实现，VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有利的支持。 第八页，共五百九十一页。第3章 VHDL

9、编程基础 (4) 用VHDL完成一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动把VHDL描述设计转变成门级网表(根据不同的实现芯片(xn pin)。这种方式突破了门级设计的瓶颈，极大地减少了电路设计的时间和可能发生的错误，降低了开发成本。利用EDA工具的逻辑优化功能，可以自动地把一个综合后的设计变成一个更小、更高速的电路系统。反过来，设计者还可以容易地从综合和优化的电路获得设计信息，返回去更新修改VHDL设计描述，使之更加完善。 第九页，共五百九十一页。第3章 VHDL编程基础 (5) VHDL对设计的描述具有相对独立性。设计者可以不懂硬件的结构，也不必管最终设计的目标器件是什么

10、，而进行独立的设计。正因为VHDL的硬件描述与具体的工艺技术和硬件结构无关，所以VHDL设计程序的硬件实现目标器件有广阔(gungku)的选择范围，其中包括各种系列的CPLD、FPGA及各种门阵列器件。 (6) 由于VHDL具有类属描述语句和子程序调用等功能，对于完成的设计，在不改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。 第十页，共五百九十一页。第3章 VHDL编程基础 3.1.3 VHDL程序设计约定程序设计约定 为了便于程序的阅读和调试，本书对VHDL程序设计特作如下约定： (1) 语句结构(jigu)描述中方括号“ ”内的内容为可选内容。 (2) 对于V

11、HDL的编译器和综合器来说，程序文字的大小写是不加区分的。本书一般使用大写。 (3) 程序中的注释使用双横线“-”。在VHDL程序的任何一行中，双横线“-”后的文字都不参加编译和综合。 第十一页，共五百九十一页。第3章 VHDL编程基础 (4) 为了便于程序的阅读与调试，书写和输入程序时，使用层次缩进格式，同一层次的对齐(du q)，低层次的较高层次的缩进两个字符。 (5) 考虑到MAX+plusII要求源程序文件的名字与实体名必须一致，因此为了使同一个VHDL源程序文件能适应各个EDA开发软件上的使用要求，建议各个源程序文件的命名均与其实体名一致。 第十二页，共五百九十一页。第3章 VHDL

12、编程基础 3.2 VHDL程序基本程序基本(jbn)结构结构 3.2.1 VHDL程序设计举例程序设计举例 1设计思路设计思路 全加器可以由两个1位的半加器构成，而1位半加器可以由如图3.1所示的门电路构成。 1位半加器的端口信号A 和B分别是2位相加的二进制输入信号，SO是相加和的输出信号，CO是进位输出信号，左边的门电路结构构成了右边的半加器H_ADDER。在硬件上可以利用半加器构成如图3.2所示的全加器，当然还可以将一组这样的全加器级联起来构成一个串行进位的加法器。图3.2中，全加器 F_ADDER内部的功能(gngnng)结构是由3个逻辑器件构成的，即由两个半加器U1、U2和一个或门U

13、3连接而成。 第十三页，共五百九十一页。第3章 VHDL编程基础 图3.1 1位半加器逻辑(lu j)原理图ABCOSOH_ADDERABCOSO第十四页，共五百九十一页。第3章 VHDL编程基础 图3.2 1 位全加器逻辑(lu j)原理图 ABCOSOH_ADDERU1AINBINCINS2ABCOSOH_ADDERU2S1S3ABCU3OR2COUTSUMF_ADDERAINBINCINCOUTSUM第十五页，共五百九十一页。第3章 VHDL编程基础 2. VHDL源程序源程序1) 或门的逻辑描述(mio sh)- IEEE库的使用说明 LIBRARY IEEE； USE IEEE.ST

14、D_LOGIC_1164.ALL；-实体OR2的说明 ENTITY OR2 IS PORT(A，B：IN STD_LOGIC； C：OUT STD_LOGIC)； END ENTITY OR2；-实体OR2的结构体ART1的说明 ARCHITECTURE ART1 OF OR2 IS BEGIN C=A OR B； END ARCHITECTURE ART1； 第十六页，共五百九十一页。第3章 VHDL编程基础 2) 半加器的逻辑描述(mio sh)- IEEE库的使用说明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；-实体H_ADDER的说明 ENTI

15、TY H_ADDER IS PROT(A，B：IN STD_LOGIC； CO，SO：OUT STD_LOGIC)； 第十七页，共五百九十一页。第3章 VHDL编程基础 END ENTITY H_ADDER；- 实体H_ADDER的结构(jigu)体ART2的说明 ARCHITECTURE ART2 OF H_ADDER IS BEGIN SO=(A OR B) AND (A NAND B)； COAIN，B=BIN，CO=D，SO=E)； U2：H_ADDER PORT MAP(A=E，B=CIN，CO=F，SO=SUM)； U3：OR2 PORT MAP(A=D，B=F，C=COUT)；

16、END ARCHITECTURE ART3； 第二十页，共五百九十一页。第3章 VHDL编程基础 3. 说明及分析说明及分析 (1) 整个设计包括三个设计实体，分别为OR2、H_ADDER和_ADDER，其中实体F_ADDER为顶层实体。三个设计实体均包括三个组成部分：库、程序包使用说明，实体说明和结构体说明。这三个设计实体既可以作为(zuwi)一个整体进行编译、综合与存档，也可以各自进行独立编译、独立综合与存档，或被其他的电路系统所调用。 第二十一页，共五百九十一页。第3章 VHDL编程基础 (2) 实体 OR2定义了或门OR2的引脚信号A、B(输入)和C(输出)，其对应的结构体ART1描述

17、了输入与输出信号间的逻辑关系，即将输入信号A、B相或后传给输出信号端C，由此实体和结构体描述一个完整(wnzhng)的或门元件。 (3) 实体H_ADDER及对应的结构体ART2描述了一个如图3.1所示的半加器。由其结构体的描述可以看到，它是由一个与非门、一个非门、一个或门和一个与门连接而成的，其逻辑关系来自于半加器真值表。在VHDL中，逻辑算符NAND、NOT、OR和AND分别代表“与非”、“非”、“或”和“与”4种逻辑运算关系。 第二十二页，共五百九十一页。第3章 VHDL编程基础 (4) 在全加器接口逻辑VHDL描述(mio sh)中，根据图3.2右侧的1位二进制全加器F_ADDER的原

18、理图，实体F_ADDER定义了引脚的端口信号属性和数据类型。其中，AIN和BIN分别为两个输入的相加位，CIN为低位进位输入，COUT 为进位输出，SUM为1位和输出。其对应的结构体ART3的功能是利用COMPONENT声明语句和COMPONENT例化语句将上面由两个实体OR2和H_ADDER描述(mio sh)的独立器件，按照图3.2全加器内部逻辑原理图中的接线方式连接起来。 第二十三页，共五百九十一页。第3章 VHDL编程基础 (5) 在结构体ART3中，COMPONENTEND COMPONENT 语句结构对所要调用的或门和半加器两元件作了声明(COMPONENT DECLARATION

19、)，并由SIGNAL语句定义了三个信号(xnho)D、E和F，作为中间信号(xnho)转存点，以利于几个器件间的信号(xnho)连接。接下去的“PORT MAP( )”语句称为元件例化语句(COMPONENT INSTANTIATION)。所谓例化，在电路板上，相当于往上装配元器件；在逻辑原理图上，相当于从元件库中取了一个元件符号放在电路原理图上，并对此符号的各引脚进行连线。例化也可理解为元件映射或元件连接，MAP是映射的意思。例如，语句“U2：H_ADDER PORT MAP(A=E，B=CIN，CO=F，SO=SUM)”表示将实体H_ADDER描述的元件U2的引脚信号(xnho)A、B、C

20、O和SO分别连向外部信号(xnho)E、CIN、F和SUM。符号“=”表示信号(xnho)连接。 第二十四页，共五百九十一页。第3章 VHDL编程基础 (6) 实体F_ADDER引导的逻辑描述也是由三个主要部分构成的，即库、实体和结构体。从表面上看来，库的部分仅包含一个IEEE标准(biozhn)库和打开的IEEE.STD_LOGIC_1164.ALL程序包。但实际上，从结构体的描述中可以看出，其对外部的逻辑有调用的操作，这类似于对库或程序包中的内容作了调用。因此，库结构部分还应将上面的或门和半加器的VHDL描述包括进去，作为工作库中的两个待调用的元件。由此可见，库结构也是VHDL程序的重要组

21、成部分。 第二十五页，共五百九十一页。第3章 VHDL编程基础 3.2.2 VHDL程序的基本结构程序的基本结构 从前面的设计实例可以看出，一个相对完整的VHDL程序(或称为设计实体)具有如图3.3所示的比较固定的结构。至少应包括三个基本组成部分：库、程序包使用说明，实体说明和实体对应的结构体说明。其中，库、程序包使用说明用于打开(调用)本设计实体将要用到的库、程序包；实体说明用于描述该设计实体与外界的接口信号说明，是可视部分；结构体说明用于描述该设计实体内部工作的逻辑关系，是不可视部分。在一个实体中，可以含有一个或一个以上的结构体，而在每一个结构体中又可以含有一个或多个进程以及(yj)其他的

22、语句。根据需要，实体还可以有配置说明语句。配置说明语句主要用于以层次化的方式对特定的设计实体进行元件例化，或是为实体选定某个特定的结构体。 第二十六页，共五百九十一页。第3章 VHDL编程基础 如何才算一个完整的VHDL程序(设计实体)，并没有完全一致的结论，因为不同(b tn)的程序设计目的可以有不同(b tn)的程序结构。通常认为，一个完整的设计实体的最低要求应该能为VHDL综合器所接受，并能作为一个独立设计单元，即以元件的形式存在的VHDL程序。这里所谓的元件，既可以被高层次的系统所调用，成为该系统的一部分，也可以作为一个电路功能块而独立存在和独立运行。 第二十七页，共五百九十一页。第3

23、章 VHDL编程基础 图3.3 VHDL程序设计(chn x sh j)基本结构 库、程序包使用说明配置(CONFIGURATION)结构体(ARCHITECTURE)实体(ENTITY)PORT端口说明结构体说明GENERIC类属说明体实计设结构体功能描述第二十八页，共五百九十一页。第3章 VHDL编程基础 3.2.3 实体实体(ENTITY) 实体是一个设计实体的表层设计单元，其功能是对这个设计实体与外部电路进行接口描述。它规定了设计单元的输入输出接口信号或引脚，是设计实体经封装后对外的一个通信(tng xn)界面。 1实体语句结构实体语句结构实体说明单元的常用语句结构如下： ENTITY

24、 实体名 IS GENERIC(类属表)； PORT(端口表)； END ENTITY 实体名； 第二十九页，共五百九十一页。第3章 VHDL编程基础 实体说明单元必须以语句“ENTITY 实体名IS”开始，以语句“END ENTITY 实体名；”结束，其中的实体名是设计者自己给设计实体的命名，可作为其他设计实体对该设计实体进行(jnxng)调用时用。中间在方括号内的语句描述，在特定的情况下并非是必须的。例如构建一个VHDL仿真测试基准等情况中可以省去方括号中的语句。 第三十页，共五百九十一页。第3章 VHDL编程基础 2类属类属(GENERIC)说明语句说明语句 类属(GENERIC)参量是

25、一种端口界面常数，常以一种说明的形式放在实体或块结构体前的说明部分。类属为所说明的环境提供了一种静态信息通道，类属的值可以由设计实体外部提供。因此，设计者可以从外面通过(tnggu)类属参量的重新设定而容易地改变一个设计实体或一个元件的内部电路结构和规模。 第三十一页，共五百九十一页。第3章 VHDL编程基础 类属说明的一般书写格式如下： GENERIC(常数名；数据类型：设定值 ；常数名：数据类型：设定值 )； 类属参量以关键词GENERIC引导一个类属参量表，在表中提供时间参数或总线宽度等静态信息。类属表说明用于确定设计实体和其外部环境通信的参数，传递静态的信息。类属说明在所定义的环境中的

26、地位十分(shfn)接近常数，但却能从环境(如设计实体)外部动态地接受赋值，其行为又有点类似于端口PORT。因此，常如以上的实体定义语句那样，将类属说明放在其中，且放在端口说明语句的前面。 第三十二页，共五百九十一页。第3章 VHDL编程基础 在一个实体中定义的、可以通过GENERIC参数类属的说明，为它创建多个行为不同的逻辑结构。比较常见的情况是选用类属来动态规定一个实体端口的大小，或设计实体的物理特性，或结构体中的总线宽度，或设计实体中、底层中同种元件的例化数量等。一般在结构体中，类属的应用与常数是一样的。例如，当用实体例化一个设计实体的器件时，可以用类属表中的参数项定制这个器件，如可以将

27、一个实体的传输延时、上升和下降延时等参数加到类属参数表中，然后根据这些参数进行定制，这对于系统仿真控制是十分方便的。类属中的常数名是由设计者确定的类属常数名，数据类型通常取INTEGER或TIME等类型，设定值即为常数名所代表(dibio)的数值。但需注意，综合器仅支持数据类型为整数的类属值。 第三十三页，共五百九十一页。第3章 VHDL编程基础 【例【例3.2.1】 ENTITY MCK IS GENERIC(WIDTH：INTEGER:=16)； PORT(ADD_BUS：OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0) ； . 在这里，GENERIC语句对实体

28、(sht)MCK的作为地址总线的端口ADD_BUS的数据类型和宽度作了定义，即定义ADD_BUS为一个16位的位矢量。第三十四页，共五百九十一页。第3章 VHDL编程基础 【例【例3.2.2】 2输入与门的实体描述。 ENTITY AND2 IS GENERIC(RISEW：TIME:=1 ns； FALLW：TIME:=1 ns)； PORT( A1：IN STD_LOGIC； A0：IN STD_LOGIC； Z0：OUT STD_LOGIC)； END ENTITY AND2； 这是一个准备作为2输入与门的设计实体的实体描述，在类属说明中定义参数(cnsh)RISEW为上沿宽度，FALL

29、W为下沿宽度，它们分别为 1 ns，这两个参数(cnsh)用于仿真模块的设计。 第三十五页，共五百九十一页。第3章 VHDL编程基础 3PORT端口说明端口说明 由PORT引导(yndo)的端口说明语句是对于一个设计实体界面的说明。 实体端口说明的一般书写格式如下： PORT(端口名：端口模式 数据类型； 端口名：端口模式 数据类型)； 第三十六页，共五百九十一页。第3章 VHDL编程基础 其中，端口名是设计者为实体的每一个对外通道所取的名字；端口模式是指这些通道上的数据流动方式，如输入或输出等；数据类型是指端口上流动的数据的表达格式。由于VHDL是一种强类型语言，它对语句中的所有操作数的数据

30、类型都有严格的规定。一个实体通常有一个或多个端口，端口类似于原理图部件符号上的管脚。实体与外界交流的信息必须(bx)通过端口通道流入或流出。 第三十七页，共五百九十一页。第3章 VHDL编程基础 IEEE 1076标准包中定义了4种常用的端口模式，各端口模式的功能及符号分别(fnbi)见表3.1和图3.4。在实际的数字集成电路中，IN相当于只可输入的引脚，OUT相当于只可输出的引脚，BUFFER相当于带输出缓冲器并可以回读的引脚(与TRI引脚不同)，而INOUT相当于双向引脚(即BIDIR引脚)。由图3.4的INOUT电路可见，此模式的端口是普通输出端口(OUT)加入三态输出缓冲器和输入缓冲器

31、构成的。 在实用中，端口描述中的数据类型主要有两类：位(BIT)和位矢量(BIT_VECTOR)。若端口的数据类型定义为BIT，则其信号值是一个1位的二进制数，取值只能是0或1；若端口数据类型定义为BIT_VECTOR，则其信号值是一组二进制。 第三十八页，共五百九十一页。第3章 VHDL编程基础 表表3.1 端口模式端口模式(msh)说明说明端口模式 端口模式说明(以设计实体为主体) IN 输入，只读模式，将变量或信号信息通过该端口读入 OUT 输出，单向赋值模式，将信号通过该端口输出 BUFFER 具有读功能的输出模式，可以读或写，只能有一个驱动源 INOUT 双向，可以通过该端口读入或写

32、出信息 第三十九页，共五百九十一页。第3章 VHDL编程基础 图3.4 端口模式(msh)符号图INOUTBUFFERINOUT第四十页，共五百九十一页。第3章 VHDL编程基础 3.2.4 结构体结构体(ARCHITECTURE) 结构体是用于描述设计实体的内部结构以及实体端口间的逻辑关系。结构体内部构造的描述层次和描述内容一般可以用图3.5来说明。一般地，一个完整的结构体由两个基本层次组成： 对数据类型、常数、信号、子程序和元件等元素的说明部分。 描述实体逻辑行为的，以各种不同的描述风格(fngg)表达的功能描述语句。第四十一页，共五百九十一页。第3章 VHDL编程基础 图3.5 结构(j

33、igu)体构造图进程语句块语句体结构明说体构结述能描功体构结元件例化语句子程序调用语句信号赋值语句常数说明数据类型说明信号说明例化元件说明子程序说明第四十二页，共五百九十一页。第3章 VHDL编程基础 结构体将具体实现一个实体。每个实体可以有多个结构体，每个结构体对应着实体不同结构和算法实现方案，其间的各个结构体的地位是同等的，它们完整地实现了实体的行为，但同一结构体不能为不同的实体所拥有。结构体不能单独(dnd)存在，它必须有一个界面说明，即一个实体。对于具有多个结构体的实体，必须用CONFIGURATION配置语句指明用于综合的结构体和用于仿真的结构体，即在综合后的可映射于硬件电路的设计实

34、体中，一个实体只对应一个结构体。在电路中，如果实体代表一个器件符号，则结构体描述了这个符号的内部行为。当把这个符号例化成一个实际的器件安装到电路上时，则需配置语句为这个例化的器件指定一个结构体(即指定一种实现方案)，或由编译器自动选一个结构体。第四十三页，共五百九十一页。第3章 VHDL编程基础 1. 结构体的一般语句格式结构体的一般语句格式 结构体的语句格式如下： ARCHITECTURE 结构体名 OF 实体名 IS 说明(shumng)语句 BEGIN 功能描述语句 END ARCHITECTURE 结构体名；其中，实体名必须是所在设计实体的名字，而结构体名可以由设计者自己选择，但当一个

35、实体具有多个结构体时，结构体的取名不可重复。第四十四页，共五百九十一页。第3章 VHDL编程基础 2结构体说明语句结构体说明语句 结构体中的说明语句是对结构体的功能描述语句中将要(jingyo)用到的信号(SIGNAL)、数据类型(TYPE)、常数(CONSTANT)、元件(COMPONENT)、函数(FUNCTION)和过程(PROCEDURE)等加以说明的语句。但在一个结构体中说明和定义的数据类型、常数、元件、函数和过程只能用于这个结构体中，若希望其能用于其他的实体或结构体中，则需要将其作为程序包来处理。第四十五页，共五百九十一页。第3章 VHDL编程基础 3功能描述语句结构功能描述语句结

36、构 如图3.5所示的功能描述语句结构可以含有五种(w zhn)不同类型的，以并行方式工作的语句结构。而在每一语句结构的内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句。各语句结构的基本组成和功能分别是： (1) 块语句是由一系列并行执行语句构成的组合体，它的功能是将结构体中的并行语句组成一个或多个模块。 第四十六页，共五百九十一页。第3章 VHDL编程基础 (2) 进程语句定义顺序语句模块，用以将从外部获得的信号值，或内部的运算数据向其他的信号进行赋值。 (3) 信号赋值语句将设计实体内的处理结果向定义的信号或界面端口进行赋值。 (4) 子程序调用(dioyng)语句用于调用(dio

37、yng)一个已设计好的子程序。 (5) 元件例化语句对其他的设计实体作元件调用说明，并将此元件的端口与其他的元件、信号或高层次实体的界面端口进行连接。 第四十七页，共五百九十一页。第3章 VHDL编程基础 3.3 VHDL语言语言(yyn)要素要素3.3.1 VHDL文字规则文字规则 VHDL文字(Literal)主要(zhyo)包括数值和标识符。数值型文字主要(zhyo)有数字型、字符串型、位串型。 1数字型文字 数字型文字的值有多种表达方式，现列举如下： (1) 整数文字：整数文字都是十进制的数，如： 5，678，0，156E2(=15600)，45_234_287(=45234287)

38、数字间的下划线仅仅是为了提高文字的可读性，相当于一个空的间隔符，而没有其他的意义，因而不影响文字本身的数值。 第四十八页，共五百九十一页。第3章 VHDL编程基础 (2) 实数文字：实数文字也都是十进制的数，但必须带有小数点，如： 188.993，88_670_551.453_909(=88670551.453909)，1.0，44.99E-2(=0.4499)，1.335，0.0 (3) 以数制基数表示的文字：用这种方式表示的数由五个部分组成。第一部分，用十进制数标明数制进位(jnwi)的基数；第二部分，数制隔离符号“#”；第三部分，表达的文字；第四部分，指数隔离符号“#”；第五部分，用十进

39、制表示的指数部分，这一部分的数如果是0可以省去不写。现举例如下：第四十九页，共五百九十一页。第3章 VHDL编程基础 10#170# -(十进制数表示(biosh)，等于170)2#1111_1110# -(二进制数表示，等于254)16#E#E1 -(十六进制数表示，等于2#11100000#，等于224)16#F.01#E+2 -(十六进制数表示，等于3841.00) (4) 物理量文字(VHDL综合器不接受此类文字)。如：60s(60秒)，100m(100米)，k(千欧姆(u m)，177A(177安培)第五十页，共五百九十一页。第3章 VHDL编程基础 2. 字符串型文字字符串型文字

40、字符是用单引号引起来的ASCII字符，可以是数值，也可以是符号或字母，如：R，A，*，Z。而字符串则是一维的字符数组，须放在双引号中。VHDL中有两种类型(lixng)的字符串：文字字符串和数位字符串。 (1) 文字字符串：文字字符串是用双引号引起来的一串文字，如： “ERROR”，“BOTH S AND Q EQUAL TO L”，“X”，“BB$CC”第五十一页，共五百九十一页。第3章 VHDL编程基础 (2) 数位字符串：数位字符串也称位矢量(shling)，是预定义的数据类型BIT的一位数组，它们所代表的是二进制、八进制或十六进制的数组，其位矢量(shling)的长度即为等值的二进制数

41、的位数。数位字符串的表示首先要有计算基数，然后将该基数表示的值放在双引号中，基数符以“B”、“O”和“X”表示，并放在字符串的前面。它们的含义分别是： B：二进制基数符号，表示二进制数位0或1，在字符串中每一个位表示一个BIT。 O：八进制基数符号，在字符串中的第一个数代表一个八进制数，即代表一个3位(BIT)的二进制数。第五十二页，共五百九十一页。第3章 VHDL编程基础 X：十六进制基数(jsh)符号(0F)，代表一个十六进制数，即代表一个4位的二进制数。 例如：B“1_1101_1110” -二进制数数组，位矢数组长度是9X“AD0” -十六进制数数组，位矢数组长度是12 第五十三页，共

42、五百九十一页。第3章 VHDL编程基础 3标识符标识符 标识符用来定义常数、变量、信号、端口、子程序或参数的名字。VHDL的基本标识符就是以英文字母开头，不连续使用下划线“_”，不以下划线“_”结尾的，由26个大小写英文字母、数字09以及下划线“_”组成的字符串。VHDL 93标准还支持扩展标识符，但是目前仍有许多(xdu)VHDL工具不支持扩展标识符。标识符中的英语字母不分大小写。VHDL的保留字不能用于作为标识符使用。如：DECODER_1，FFT，Sig_N，NOT_ACK，State0，Idle是合法的标识符；而_DECODER_1，2FFT，SIG_#N，NOT_ACK，RYY_RS

43、T，data_BUS，RETURN则是非法的标识符。第五十四页，共五百九十一页。第3章 VHDL编程基础 4下标下标(xi bio)名及下标名及下标(xi bio)段名段名 下标名用于指示数组型变量或信号的某一元素，而下标段名则用于指示数组型变量或信号的某一段元素，其语句格式如下： 数组类型信号名或变量名(表达式1 TO/DOWNTO 表达式2)； 表达式的数值必须在数组元素下标号范围以内，并且必须是可计算的。TO表示数组下标序列由低到高，如“2 TO 8”；DOWNTO表示数组下标序列由高到低，如“8 DOWNTO 2”。第五十五页，共五百九十一页。第3章 VHDL编程基础 如果表达式是一个

44、可计算的值，则此操作数可很容易地进行综合。如果是不可(bk)计算的，则只能在特定的情况下综合，且耗费资源较大。 如下是下标名及下标段名使用示例：SIGNAL A，B，C：BIT_VECTOR(0 TO 7)；SIGNAL M：INTEGER RANGE 0 TO 3；SIGNAL Y，Z ：BIT；Y=A(M)； -M是不可计算型下标表示Z=B(3)； -3是可计算型下标表示C (0 TO 3)=A (4 TO 7)； -以段的方式进行赋值C (4 TO 7)B)的结果是布尔量TRUE，反之为FALSE。综合器将其变为1或0信号值，对应于硬件系统中的一根线。第七十三页，共五百九十一页。第3章

45、VHDL编程基础 2) 位(BIT)数据类型 位数据类型也属于枚举型，取值只能是1或0。位数据类型的数据对象，如变量、信号等，可以参与逻辑运算，运算结果仍是位的数据类型。VHDL综合(zngh)器用一个二进制位表示BIT。在程序包STANDARD中定义的源代码是： TYPE BIT IS (0，1)；第七十四页，共五百九十一页。第3章 VHDL编程基础 3) 位矢量(BIT_VECTOR)数据类型 位矢量只是基于(jy)BIT数据类型的数组，在程序包STANDARD中定义的源代码是： TYPE BIT _VETOR IS ARRAY(NATURAL RANGE)OF BIT； 使用位矢量必须注

46、明位宽，即数组中的元素个数和排列，例如： SIGNAL ABIT_VECTOR(7 TO 0)； 信号A被定义为一个具有8位位宽的矢量，它的最左位是A(7)，最右位是A(0)。第七十五页，共五百九十一页。第3章 VHDL编程基础 4) 字符(CHARACTER)数据类型 字符类型通常用单引号引起来，如A。字符类型区分(qfn)大小写，如B不同于b。字符类型已在STANDARD程序包中作了定义。第七十六页，共五百九十一页。第3章 VHDL编程基础 5) 整数(INTEGER)数据类型 整数类型的数代表正整数、负整数和零。在VHDL中，整数的取值范围是-21 473 647+21 473 647，

47、即可用32位有符号的二进制数表示。在实际应用中，VHDL仿真器通常将INTEGER类型作为有符号数处理，而VHDL综合器则将INTEGER作为无符号数处理。在使用整数时，VHDL综合器要求用RANGE子句为所定义的数限定范围，然后根据所限定的范围来决定表示此信号或变量(binling)的二进制数的位数，因为VHDL综合器无法综合未限定的整数类型的信号或变量(binling)。第七十七页，共五百九十一页。第3章 VHDL编程基础 如语句“SIGNAL TYPE1 INTEGER RANGE 0 TO 15；”规定整数(zhngsh)TYPE1的取值范围是015共16个值，可用4位二进制数来表示，

48、因此，TYPE1将被综合成由四条信号线构成的信号。 整数常量的书写方式示例如下：2 -十进制整数10E4 -十进制整数16#D2# -十六进制整数2#11011010# -二进制整数第七十八页，共五百九十一页。第3章 VHDL编程基础 6) 自然数(NATURAL)和正整数(POSITIVE)数据类型 自然数是整数的一个子类型，非负的整数，即零和正整数；正整数也是整数的一个子类型，它包括整数中非零和非负的数值。它们在STANDARD程序包中定义(dngy)的源代码如下： SUBTYPE NATURAL IS INTEGER RANGE 0 TO INTEGER HIGH； SUBTYPE PO

49、SITIVE IS INTEGER RANGE 1 TO INTEGER HIGH；第七十九页，共五百九十一页。第3章 VHDL编程基础 7) 实数(REAL)数据类型 VHDL的实数类型类似于数学上的实数，或称浮点数。实数的取值范围(fnwi)为-1.0E38+1.0E38。通常情况下，实数类型仅能在VHDL仿真器中使用，VHDL综合器不支持实数，因为实数类型的实现相当复杂，目前在电路规模上难以承受。 实数常量的书写方式举例如下： 65971.333333 -十进制浮点数 8#43.6#E+4 -八进制浮点数 43.6E-4 -十进制浮点数第八十页，共五百九十一页。第3章 VHDL编程基础

50、8) 字符串(STRING)数据类型 字符串数据类型是字符数据类型的一个(y )非约束型数组，或称为字符串数组。字符串必须用双引号标明。如：VARIABLE STRING_VARSTRING(1 TO 7)；STRING_VAR“A B C D”；第八十一页，共五百九十一页。第3章 VHDL编程基础 9) 时间(TIME)数据类型 VHDL中惟一的预定(ydng)义物理类型是时间。完整的时间类型包括整数和物理量单位两部分，整数和单位之间至少留一个空格，如55 ms，20 ns。第八十二页，共五百九十一页。第3章 VHDL编程基础 STANDARD 程序包中也定义了时间(shjin)。定义如下：