专用集成电路设计方法讲义4_逻辑综合.ppt
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1、专用集成电路设计方法讲义4_逻辑综合 Still waters run deep.流静水深流静水深,人静心深人静心深 Where there is life, there is hope。有生命必有希望。有生命必有希望内容l逻辑综合概述l综合环境的设置lDC综合流程简介l时序分析基础l逻辑综合中的时序约束设计lDC的使用方式2什么是逻辑综合?l定义:根据一个系统功能和性能的要求,在一个包含众多结构、功能、性能均为已知的逻辑元件的单元库的支持下,寻找一个逻辑网络结构的最佳实现方案的设计方法。3逻辑综合的基本步骤 (1)l三个步骤:l翻译 (Translation)l优化 (Optimizatio
2、n)l映射 (Mapping)4逻辑综合的基本步骤 (2)l翻译 (Translation)l把电路的HDL描述转化为与工艺无关的功能块组成的逻辑电路的过程l读入电路的RTL级描述,将语言翻译成每条语句所对应的功能块以及功能块之间的拓扑结构l这一过程的结果是在综合器内部生成电路的布尔函数的表达式,不做任何的逻辑重组和优化5逻辑综合的基本步骤 (3)l优化 (Optimization)l基于所施加的一定时序和面积的约束条件,综合器按照一定的算法对转译结果作逻辑重组和优化。l映射 (Mapping)l根据所施加的一定的时序和面积的约束条件,综合器从目标工艺库中搜索符合条件的单元来构成实际电路l这时
3、得到的电路包含了具体的制造工艺参数。6综合工具lFPGA综合lSynplicity: Synplify, Amplify, CertifylMentor Graphics: LeonardoSpectrumlSynopsys: FPGA Express, FPGA CompilerlXilinx: XSTlASIC综合lSynopsys: Design Compiler7Design Compiler的综合过程lRTL design entrylEnvironment constraintslDesign and clock constraintslCompile design into ma
4、pped gateslOptimize designlAnalyze the synthesis results and debug potential problems lReport constraints lSave design netlist8综合技术带来的好处l设计师可以采用更高层次的设计方法l由于逻辑综合工具的使用,高层次的设计可以很快地转换为门级电路设计l逻辑综合技术使与工艺无关的设计成为可能l综合工具可以按照约束设置对设计进行自动优化,要得到有不同性能指标的结果,有时候仅仅需要修改综合时的约束设置9对工程师的要求l尽管逻辑综合为数字设计带来了显而易见的好处,使设计者再也不用去
5、手工“搭建”自己的产品,但并不等于设计者可以对电路的具体实现毫不关心。l为了综合出满足规格定义的产品,工程师在进行代码编写时必须考虑代码的可综合性,良好的代码风格可以得到性能更好的设计。l逻辑综合本身就是一个复杂的过程,环境和约束的设定、测试和时序问题的分析和解决都需要设计工程师具有专门的知识和技能。10内容l逻辑综合概述l综合环境的设置lDC综合流程简介l时序分析基础l逻辑综合中的时序约束设计lDC的使用方式11启动文件lSynopsys DC需要一个启动文件来定义工艺库的路径和其他用于逻辑综合的参数l文件名必须为“.synopsys_dc.setup”,通过向相关环境变量赋值,定义技术库的
6、位置及参数lDC在启动时,按下列顺序读入启动文件lSynopsys installation directory (用于存放Synopsys技术独立库及保存一些公共变量,不包含设计相关的数据)lUsers home director (保存一些对单个用户有效的变量)lProject working directory (保存与当前设计直接相关的变量)l按以上顺序依次读取setup文件,最后一个读取的setup文件将覆盖前面读取的setup文件12工艺库l工艺库:生产线所提供的全部标准器件模型l由于不同生产线的加工环境不同,各种标准器件(如与非门、或非门等)的工业参数会有差异,因此,每个生产线都
7、必须向市场提供自己的库。换句话说,设计单位准备在哪条生产线上投片就必须使用该生产线的库进行综合。不同工艺线的工艺技术是不同的,如0.25微米技术和0.13微米技术,因此即使同一个工厂的不同工艺线使用的工艺库也是完全不同的。l启动文件必须定义与工艺库相关的变量lsearch_path: 搜索路径,指明库文件的位置ltarget_library: 目标库llink_ library: 链接库lsymbol_library: 符号库(显示电路图,用于标识器件、单元)13目标库 (Target library)l目标库:将RTL级的HDL映射到门级时所需要的标准单元综合库,它是由芯片制造商 (Foun
8、dry)提供的,包含了物理信息的单元模型。l通常芯片制造商提供的基本电路有:与非、或非、非门等基本的逻辑单元单元;还有选择器、与或非、或非与等较复杂的组合逻 辑,以及锁存器和触发器等时序单元。lTarget library的文件名应包含在link library的文件清单中,用于DC读取门级网表。l通常target_library定义为标准单元的db格式的库文件。14连接库 (Link library)l连接库:可以是同target libaray一样的单元库,也可以是已经综合到门级的底层模块的设计。l作用如下:自底向上 (bottom-up)的综合过程中,上一层的设计调用底层已经综合的模块时
9、,将从link_library中寻找并连接起来。llink_library定义为:标准单元的db格式的库文件,pad的db格式的库文件,再加上RAM、ROM等宏模块的库文件等。l综合工具在综合时不再综合生成pad、RAM和ROM,而是直接实例化到门级网表中。ltarget_library是link_library的子集。15target_library vs. link_libraryl目标库 (target_library):是DC在mapping时将设计映射到特定工艺所使用的库,就是使用目标库中的元件综合成设计的门级网表。l连接库 (link_library):是提供门级网表实例化的基本单
10、元,也就是门级网表实例化的元件或单元都来自该库。连接库定义为标准单元的db格式的库文件加上pad db格式的库文件,加上ROM,RAM等宏单元库文件”。l简单地讲,所有用到的库都要放到link_library,因为DC自动到那里去找;只有作综合用的库放在target_library中,象ROM, PAD等不用综合的就不要放进去了。16设计工具库 (DesignWare Library)l设计工具库:Synopsys公司提供的知识产权(IP, Intellectual Property)库。l举例l算术逻辑单元 (ALU)lAMBA总线构造 (Bus Fabric)、外围设备 (Peripher
11、als)l内存包(Memory portfolio)l通用总线和标准I/O接口(USB, PCI, PCI Express)l微控制器 (例如8051和6811)l微处理器和DSP核心17GTECH库l当DC将源代码读入时,设计转化为一种中间格式,由GTECH库中的组件和设计工具库构成。lGTECH工艺库和设计工具库一样,是工艺无关的,帮助我们开发与工艺无关的组件。lGTECH工艺库包含在文件gtech.db中18setup文件举例l.synopsys_dc.setupset company ASIC Design Co.set designer Designerset technology
12、TSMC 0.25umset target_library tcb773stc.dbset link_library * tcb773stc.db set symbol_library tcb773s.sdb set synthetic_library standard.sldb dw_foundation.sldbset link_library $link_library $synthetic_library# Define DC search pathset search_path ././TSMC/lib ./scripts ./unmapped ./mapped $search_pa
13、thalias h historyalias rc report_constraint -all_violatorsalias rt report_timing# specify directory for intermediate files from analyzedefine_design_lib DEFAULT -path ./analyzed其它环境变量的设置参看DC的操作手册。19内容l逻辑综合概述l综合环境的设置lDC综合流程简介l时序分析基础l逻辑综合中的时序约束设计lDC的使用方式20设计输入lDC提供了下面两种方式读入设计:lanalyze & elaborate命令lan
14、alyze命令可以分析、翻译RTL代码,并将中间结果存入指定的库中lelaborate命令用于为设计建立一个结构级的,与工艺无关的描述,为下一步的工艺映射做好准备lread命令lread一步完成analyze & elaborate的工作类别 analyze & elaborate read输入格式 Verilog和VHDL RTL级代码所有格式:Verilog、VHDL、EDIF和db等等主要用途逻辑综合RTL级Verilog和VHDL代码读入网表文件、预编译好的设计等等设计库用-library选项定义设计库名 (而不是直接从dc_shell中执行),存储“.syn”文件使用缺省的设置,不能
15、保存中间结果类属 (VHDL语言中)在elaborate设计的时候,可以设置generic语句的参数不能用于传递参数结构 (VHDL语言中)在elaborate设计的时候,可以定义结构在elaborate设计的时候,不能够定义结构read命令和analyze & elaborate命令的不同之处21连接 (Link)l功能:将设计中调用的子模块与连接库中定义的模块建立对应关系l命令:linkl链接可以由link命令显式完成,也可在后面步骤的compile命令隐式完成l建议每次设计输入以后用link命令执行一次链接22设定约束条件 (Constraints)l约束条件分两类:l环境约束条件l设计
16、约束条件l综合环境包括工艺、电压和温度范围,必需的驱动强度,驱动类型等,见右图23设置工作条件 (1)l命令:set_operating_conditionsl综合库包括最差、典型和最好三种条件。l在综合阶段使用最差条件,以最大建立时间 (setup time)来优化设计。使用最好条件来清除保持时间 (hold time)的违规。l一般的工艺库包括: max (slow)、typical、min (fast)库。24设置工作条件 (2)l工艺 (Process)偏差l在流片阶段,wafer在流水线上要经过几十道工序,这些工序在控制上会有一些偏差,这些偏差都会导致器件的性能的变化。一般在逻辑电路
17、上表现为驱动能力,或者信号延时的变化。25设置工作条件 (3)l温度 (Temperature)l当温度变化时,会导致沟道电流强度的变化,从而影响逻辑电路的驱动能力和信号延时。l电压 (Voltage)l电压比较高时,逻辑电路单元的驱动能力增 强,信号延时变小从而可以运行在比较高的工作频率下。l命令举例:ldc_shell-t set_operating_conditions WORST26设定线负载模型 (Wire Load Model)l命令:set_wire_load_modell(连)线负载模型估计了线长和扇出对于电阻、电容和线的面积的影响程度。l半导体厂家根据特定生产线的统计信息开发
18、线负载模型。线负载模型包括面积、电容和电阻每单位长度的系数和一个扇出到长度的表格,用来估算线长 (扇出的数目决定了名义上的长度)。l如果没有反标的线延迟,DC用线负载模型来预测线长和延迟。lDC根据下列因素来决定设计应用哪种线形负载模型 (按先后顺序排列):用户自定义、根据设计面积自动选择、工艺库里的默认值。l例子:dc_shell-t set_wire_load_model name MEDIUM27设定线负载模式 (Wire Load Mode)l命令:set_wire_load_modelDC在决定穿越层次界限的连线所采用的线负载模型时支持三种模式:l包围 (Enclosed)l分段 (
19、Segmented)l顶部 (Top)命令举例:dc_shell set_wire_load_mode enclosed28设定输入端口的驱动l命令:set_driving_celll为了准确计算输入电路的时序,DC需要知道到达输入端口的信号的转换时间 (transition time). 默认情况下,DC假设外部信号的转换时间为0;也可以通过set_driving_cell在输入端口设置一个驱动单元。例子:dc_shell-t set_drive 1.5 I1 I2dc_shell-t set_driving_cell -cell IV I329设定输入和输出端口负载l利用端口负载,DC可以
20、为输出端口选择适当大小的驱动能力,也可以用来计算输入端口的延时。l如果负载取得过小,下级电路无法正常工作,负载取得过大,会增大上一电路的难度。l在缺省情况下,DC假定输入输出端口的容性负载为0。可以用set_load命令设定输入、输出端口的容性负载值。30设定输出端口的扇出负载l在DC中可以用set_fanout_load命令来设定输出端口外部的扇出负载总和。l扇出负载不同于负载,它是一个无量纲的数值。l注:负载则是指电容值的大小。31设计约束条件l两种设计约束l设计规则约束l设计优化约束l设计规则约束l反映了工艺方面的限制条件l由工艺库提供l设计优化约束l定义了时序上和面积上的优化目标32设
21、计规则约束 (1)l设计规则的约束设置要限定在工艺库中器件的 参数范围之内。l从优化的优先级来说,设计规则的约束比其它的相关约束要高。l在综合手段的实现中,设计规则的设置是很有讲究的。设计规则涉及到一些物理参数的设置,比如电容、0-1(1-0)跳变时间、扇出。l这些物理参数之间是相互联系、相互影响的。l例如,如果电容过大,导致充放电时间过长,也就是0-1(1-0)跳变时间过长;如果扇出过大,又会导致电容过大。33设计规则约束 (2)l有三种设计规则的约束:l最大电容 (max capacitance)l最大扇出 (max fanout)l最大跳变 (max transition) l三者相互联
22、系,相互影响,用来控制设计中的缓冲 (buffering)l设定最大电容值命令:set_max_capacitancel最大电容(max capacitance)的约束提供了 一种直接的方式,来直接控制设计中线网(net)上的电容。l在编译过程中,综合器确保最大电容没有违规(violation),DC把线负载的电容和与连线相关的pin的电容相加计算输出端口的电容,并且把它与最大电容的值比较,确保小于最大电容的值。34设计规则约束 (3)l设定最大扇出命令:set_max_fanoutl最大扇出 (max fanout)是对端口可以驱动的负载数目的估量。输出端口Z驱动2个反向器、一个输出端口、一
23、个或非门。每个器件的输入端均具有fanout_load的属性,该属性由反向器所在的工艺库的工艺来决定它的参数范围。35设计规则约束 (4)l设定最大跳变命令:set_max_transitionl最大跳变 (max transition)指的是0-1 (1-0)所花费的最长时间。l产生机制很简单:电容 (C)和电阻 (R)的乘积。但是如何对电容和电阻进行建模,快速获得合理的数值,却很困难。 l最大跳变 (max transition)的定义:引脚的驱动强度乘以它驱动的连线上所有电容负载的总和的最大值36设定面积约束l综合过程进行优化的依据之一l一旦确定了面积约束条件,在综合时,就将该条件通知综
24、合工具,综合工具利用各种可能的规则和算法,尽可能地减少该设计的面积l通过命令set_max_area来给设计设置约束l在实际综合中,set_max_area 0,其意义在于在满足时序的前期下,使面积达到最小37施加时序约束l根据网表中每个连接元件的延时模型,对节点进行定时分析,给出最好和最坏的延时情况,然后检查电路所有的延时约束条件是否满足要求。如果符合时序约束要求,就可以进行工艺映射,进行器件实现了。l时序约束的设计是逻辑综合的重点和难点,将详细讲解。38编译 (1)l命令:compilel编译策略:lTop-down hierarchical compilelBottom-up compi
25、lelTop-down hierarchical compilel将整个设计作为一个模块进行编译,仅需顶层约束。l对一些设计如:单时钟的设计,很适用。允许一次编译大于100K gate的设计。l对于大型设计,可将子模块合并成一组,然后展开进行编译,可以改善时序。l优点:l仅需top level的约束l将整个设计作为整体优化,可获得较好的结果l缺点:l编译时间长l子模块的改变需要整个设计再综合l如果设计包含多个时钟或生成时钟逻辑,则不能很好执行39编译 (2)lBottom-up compilel各个模块可独立编译,适合于划分合理、各个模块的时序约束能够被明确定义的设计l优点:l每一个子模块都由
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- 专用 集成电路设计 方法 讲义 逻辑 综合
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