2022年EDA选择题 .pdf

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1、学习资料收集于网络，仅供参考学习资料一、选择题：（20 分）1大规模可编程器件主要有FPGA 、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是： _D_ A. CPLD 是基于查找表结构的可编程逻辑器件B. CPLD 即是现场可编程逻辑器件的英文简称C. 早期的 CPLD是从 FPGA的结构扩展而来D. 在 Xilinx公司生产的器件中，XC9500系列属 CPLD结构2基于 VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_DAB.CD3IP 核在 EDA技术和开发中具有十分重要的地位，IP 分软 IP、固

2、 IP、硬 IP；下列所描述的 IP 核中，对于固IP 的正确描述为：_DA提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B提供设计的最总产品模型库C以可执行文件的形式提交用户，完成了综合的功能块D都不是4下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：_BA原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B原理图输入设计方法一般是一种自底向上的设计方法C原理图输入设计方法无法对电路进行功能描述D原理图输入设计方法不适合进行层次化设计5在 VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是： _D

3、APROCESS 为一无限循环语句B敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C当前进程中声明的变量不可用于其他进程D进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成6对于信号和变量的说法，哪一个是不正确的：_AA信号用于作为进程中局部数据存储单元B变量的赋值是立即完成的C信号在整个结构体内的任何地方都能适用D变量和信号的赋值符号不一样7下列状态机的状态编码，_方式有“输出速度快、难以有效控制非法状态出现”名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1

4、页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料这个特点。 AA状态位直接输出型编码B一位热码编码C顺序编码D格雷编码8VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_DAIEEE 库BVITAL 库CSTD库DWORK 工作库9下列 4 个 VHDL标识符中正确的是：_dA10#128# B16#E#E1 C74HC124 DX_16 10下列语句中，不属于并行语句的是：_BA进程语句BCASE语句C元件例化语句DWHEN ELSE 语句写出下列缩写的中文（或者英文）含义：1.ASIC 专用集成电路2.FPGA 现场可编程门

5、阵列3.IP 知识产权核（软件包）4.JTAG 联合测试行动小组 HDL 硬件描述语言1基于 EDA软件的 FPGA / CPLD设计流程，以下流程中哪个是正确的：_C_ A. 原理图 /HDL文本输入适配综合时序仿真编程下载功能仿真硬件测试B. 原理图 /HDL文本输入功能仿真综合时序仿真编程下载适配硬件测试C. 原理图 /HDL文本输入功能仿真综合适配时序仿真编程下载硬件测试名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 13 页 - - - - - - - - -

6、学习资料收集于网络，仅供参考学习资料D. 原理图 /HDL文本输入适配时序仿真编程下载功能仿真综合硬件测试2综合是 EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_A_是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程, 并且该过程与器件硬件结构无关B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束C. 综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映射结果不唯一D. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件3FP

7、GA的可编程是主要基于什么结构：_A_ A. 查找表（ LUT ）B. ROM可编程C. PAL 可编程D. 与或阵列可编程4IP 核在 EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为： _D_ A. 胖 IP B. 瘦 IP C. 硬 IP D. 都不是5串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：_C_ A. 面积优化方法，同时有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，不会有速度优化效果D. 速度优化方法，可能会有面积优化效果6在 VHDL语言中，下列对时钟边沿检测描述中

8、，错误的是：_B_ A. if clk event and clk = 1 then B. if clk stable and not clk = 1 then C. if rising_edge(clk) then D. if not clk stable and clk = 1 then 7状态机编码方式中，哪种编码速度较快而且输出没有毛刺？_C_ A. 一位热码编码B. 格雷码编码C. 状态位直接输出型编码D. 都不是8不完整的IF 语句，其综合结果可实现：_D_ A. 三态控制电路B. 条件相或的逻辑电路C. 双向控制电路D. 时序逻辑电路9以下对于进程PROCESS 的说法，正确的是

9、：_C_ A. 进程之间可以通过变量进行通信名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句D. 一个进程可以同时描述多个时钟信号的同步时序逻辑10关于 VHDL中的数字，请找出以下数字中数值最小的一个：_C_ A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E1 二、EDA 名词

10、解释，写出下列缩写的中文（或者英文）含义：（10 分）1SOPC :可编程单片系统2PCB ：3RTL : 寄存器传输级4LPM 参数可设置模块库5CPLD 6FSM 有限状态机（ Finite State Machine）JTAG 指的是什么？大致有什么用途？10下列是 EDA 技术应用时涉及的步骤：A. 原理图 /HDL 文本输入 ; B. 适配 ; C. 时序仿真 ; D. 编程下载 ; E. 硬件测试 ; F. 综合请选择合适的项构成基于EDA 软件的 FPGA / CPLD 设计流程：A _F_ _B_ _C_ D _E_ 11PLD 的可编程主要基于A. LUT 结构或者B. 乘积

11、项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _A_ CPLD 基于_B_ 12在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于 A. FPGA B. CPLD 两类器件：一位热码状态机编码方式适合于_A _ 器件；顺序编码状态机编码方式适合于_B_ 器件；13下列优化方法中那两种是速度优化方法：_B_、_D_ A. 资源共享B. 流水线C. 串行化D. 关键路径优化14综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D_是错误的。名师资料总结 - - -精品资料欢迎下载 -

12、- - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D. 综合是纯软件的转换过程，与器件硬件结构无关；15嵌套的 IF 语句，其综合结果可实现_D_。A. 条件相

13、与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路16在一个 VHDL 设计中 Idata 是一个信号，数据类型为std_logic_vector ，试指出下面那个赋值语句是错误的。DA. idata = “00001111”;B. idata = b”0000_1111”;C. idata = X”AB ”;D. idata = B”21”;17在 VHDL语言中，下列对时钟边沿检测描述中，错误的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk =

14、0 thenD.if clkstable and not clk = 1 then 18请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于_C_ A. ROM B. CPLD C. FPGA D.GAL 二、EDA 名词解释，（10 分）写出下列缩写的中文（或者英文）含义：5.ASIC 专用集成电路6.FPGA 现场可编程门阵列7.CPLD 复杂可编程逻辑器件8.EDA 电子设计自动化9.IP 知识产权核10. SOC 单芯片系统简要解释JTAG，指出 JTAG 的用途JTAG，joint test action group，联合测试行动小组的简称，又意指其

15、提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料19下列是 EDA 技术应用时涉及的步骤：A. 原理图 /HDL 文本输入 ; B. 适配 ; C. 时序仿真 ; D. 编程下载 ; E. 硬件测试 ; F. 综合请选择合适的项构成基于EDA 软件的 FPGA / CPLD 设计流程：A _ _ _ _ E 20PLD 的可编程主

16、要基于A. LUT 结构或者B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _ CPLD 基于_ 21在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于 A. FPGA B. CPLD 两类器件：一位热码状态机编码方式适合于_ 器件；顺序编码状态机编码方式适合于_ 器件；22下列优化方法中那两种是速度优化方法：_、_ A. 资源共享B. 流水线C. 串行化D. 关键路径优化单项选择题：23综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_是错误的。A. 综合就是将电路的高级

17、语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D. 综合是纯软件的转换过程，与器件硬件结构无关；24不完整的IF 语句，其综合结果可实现_。A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路25在一个 VHDL 设计中 Idata 是一个信号，数据类型为std_logic_vector ，试指出下面那个赋值语句是错误的。A. idata = 00001111;名师

18、资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料B. idata = b0000_1111;C. idata = XAB;D. idata = 1601;26在 VHDL语言中，下列对时钟边沿检测描述中，错误的是_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 then

19、D.if clkstable and not clk = 1 then 27请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于_ A. FPGA B. CPLD C. CPU D.GAL 三、EDA 名词解释，（10 分）写出下列缩写的中文（或者英文）含义：11. ASIC 专用集成电路12. FPGA 现场可编程门阵列13. LUT 查找表14. EDA 电子设计自动化15. IP 知识产权核16. SOPC 片上可编程系统简要解释JTAG，指出 JTAG 的用途一、单项选择题：（20 分）28下列那个流程是正确的基于EDA 软件的 FPGA / CPLD

20、 设计流程： BA. 原理图 /HDL 文本输入适配综合功能仿真编程下载硬件测试B. 原理图 /HDL 文本输入功能仿真综合适配编程下载硬件测试C. 原理图 /HDL 文本输入功能仿真综合编程下载适配硬件测试；D. 原理图 /HDL 文本输入功能仿真适配编程下载综合硬件测试29综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_是错误的。 CA. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合是

21、纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。30CPLD 的可编程是主要基于什么结构：。DA . 查找表（ LUT ） ；名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料B. ROM可编程；C. PAL 可编程；D. 与或阵列可编程；IP 核在 EDA 技术和开发中具有十分重要的地位，以HDL

22、方式提供的IP 被称 为： 。CA. 硬 IP；B. 固 IP；C. 软 IP；D. 都不是；31流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。bA. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果32在 VHDL语言中，下列对时钟边沿检测描述中，错误的是_。DA. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and n

23、ot clk = 1 then 33状态机编码方式中，其中_占用触发器较多，但其实现比较适合FPGA 的应用 C A. 状态位直接输出型编码 B. 顺序编码 C. 一位热码编码 D. 以上都不是8 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化） ；指出下列那种方法是速度优化_。AA. 流水线设计B. 资源共享C. 逻辑优化D. 串行化34不完整的 IF 语句，其综合结果可实现_。AA. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路10在一个VHDL设计中 Idata 是一个信号，数据类型为std_logic_vector ，

24、试指出下面名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料那个赋值语句是错误的。DA. idata = “00001111”B. idata = b”0000_1111”;C. idata = X”AB ”D. idata = 16”01”; 二、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（10 分）17. SOC 单芯片系统18. FPGA 现场可编程门阵列19. LUT 查找

25、表20. EDA 电子设计自动化21. Synthesis 综合35IP 核在 EDA技术和开发中具有十分重要的地位；提供用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为 _。DA . 瘦 IP B.固 IP C.胖 IP D.都不是36综合是 EDA设计流程的关键步骤，在下面对综合的描述中，_是错误的。 Da)综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；b)综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；c)为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；d)综合可理解为一种映射

26、过程，并且这种映射关系是唯一的，即综合结果是唯一的。37大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是_C_。a)FPGA 全称为复杂可编程逻辑器件；b)FPGA 是基于乘积项结构的可编程逻辑器件；c)基于 SRAM 的 FPGA器件，在每次上电后必须进行一次配置；d)在 Altera公司生产的器件中，MAX7000系列属 FPGA 结构。38进程中的信号赋值语句，其信号更新是_C_。a)按顺序完成；名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - -

27、 - - 第 9 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料b)比变量更快完成；c)在进程的最后完成；都不对。39VHDL 语言是一种结构化设计语言；一个设计实体 （电路模块） 包括实体与结构体两部分，结构体描述_。Ba)器件外部特性；b)器件的内部功能；c)器件的综合约束；d)器件外部特性与内部功能。40不完整的IF 语句，其综合结果可实现_。AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路41子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化_。B流

28、水线设计资源共享逻辑优化串行化寄存器配平 关 键路径法A. B. C. D. 42下列标识符中，_是不合法的标识符。BA. State0 B. 9moon C. Not_Ack_0 D. signall 43关于 VHDL 中的数字，请找出以下数字中最大的一个：_。Aa)2#1111_1110# b)8#276# c)10#170# d)16#E#E1 10下列 EDA 软件中，哪一个不具有逻辑综合功能：_。BA.Max+Plus II 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第

29、 10 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料B.ModelSim C.Quartus II Synplify 二、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（14 分）22. LPM 参数可定制宏模块库23. RTL 寄存器传输级24. UART 串口（通用异步收发器）25. ISP 在系统编程26. IEEE 电子电气工程师协会27. ASIC 专用集成电路28. LAB 逻辑阵列块44大规模可编程器件主要有FPGA 、 CPLD 两类，下列对 CPLD结构与工作原理的描述中，正确的是 _CD_ 。A. CPLD 是基于查找表

30、结构的可编程逻辑器件；B. CPLD 即是现场可编程逻辑器件的英文简称；C. 早期的 CPLD是从 GAL的结构扩展而来；D. 在 Xilinx公司生产的器件中，XC9500系列属 CPLD结构；45综合是 EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_A_是正确的。a)综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；b)综合是纯软件的转换过程，与器件硬件结构无关；c)为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。d)综合可理解为，将软件描述与给定的硬件结构用电路网

31、表文件表示的映射过程，并且这种映射关系是唯一的；46IP 核在 EDA技术和开发中具有十分重要的地位，IP 分软 IP、固 IP、硬 IP；下列所描述的IP 核中，对于硬IP 的正确描述为 _D_。a)提供用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；b)提供设计的最总产品-模型库；名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料c)以网表文件的形式提交用户，完成

32、了综合的功能块；d)都不是。47基于 EDA软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本输入 _ _ 综合适配 _编程下载硬件测试。D 功能仿真时序仿真逻辑综合配置引脚锁定AB. C.D. 48下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的_C_。a)原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；b)原理图输入设计方法一般是一种自底向上的设计方法；c)原理图输入设计方法无法对电路进行功能描述；d)原理图输入设计方法也可进行层次化设计。49在 VHDL语言中， 下列对进程（ PROCESS）语句的语句结构及语法规则的描述中，不正确的是

33、 _C_。a)PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。b)敏感信号参数表中，不一定要列出进程中使用的所有输入信号；c)进程由说明部分、结构体部分 、和敏感信号三部分组成；d)当前进程中声明的变量不可用于其他进程。50嵌套使用 IF 语句，其综合结果可实现_A_。a)带优先级且条件相与的逻辑电路；b)条件相或的逻辑电路；c)三态控制电路；d)双向控制电路。5152电子系统设计优化，主要考虑提高资源利用率减少功耗-即面积优化， 以及提高运行速度 -即速度优化；指出下列那种方法不属于速度优化：_B_。A. 流水线设计B. 串行化C.D.关键路径法

34、D. 寄存器配平名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 13 页 - - - - - - - - - 学习资料收集于网络，仅供参考学习资料53在一个 VHDL 设计中 idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的_C_。a)idata := 32; b)idata = 16#A0#; c)d)idata = 16#7#E1; e)f)idata := B#1010#; 10. 下列 EDA软件中，哪一不具有逻辑综合功能：_B_。C.D.Max+Plus II E.F.ModelSim D.Quartus II Synplify 、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（14 分）29.30. SOPC 31. LUT 32. JTAG 33. GAL 34. EAB 35. IP 36.37. HDL 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 13 页，共 13 页 - - - - - - - - -