最新EDA技术与课程设计实验讲义--11级电子-2.doc
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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateEDA技术与课程设计实验讲义-11级电子-2实验一 数据选择器设计目 录实验一 数据选择器设计2实验二 触发器的设计4实验三 计数器的设计6实验四 数控分频器的设计9实验五 数字秒表的设计11实验六 序列检测器设计12实验七 比较器和D/A器件实现A/D转换功能的电路设计14实验八 正弦信号发生器的设计16实验九 电子抢答器的设计18实验一 数据选择器设计一、实验目的
2、熟悉Quartus的VHDL文本设计流程全过程,学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验设备GW48系列SOPC/EDA实验开发系统实验箱一台 计算机一台三、实验内容1、首先利用Quartus完成2选1多路选择器(例1-1)的文本编辑输入(mux21a.vhd)和仿真测试等步骤,最后在实验系统上进行硬件测试,验证本项设计的功能。【例1-1】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS
3、 (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y a2,b=a3,s=s0,y=tmp); u2 : MUX21A PORT MAP(a=a1,b=tmp,s=s1,y=outy); END ARCHITECTURE BHV ;图1-1 双2选1多路选择器按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形做出分析说明。3、引脚锁定以及硬件下载测试。若选择目标器件是EP1C3,建议选实验电路模式5(附录图7),用键1(PIO0,引脚号为1)控制s0;用键2(PIO1,引脚号为2)控制s1;a3、a2和a1分别接clock5(引脚号为16)、cl
4、ock0(引脚号为93)和clock2(引脚号为17);输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号,clock5接1024Hz,clock2接8Hz信号。最后进行编译、下载和硬件测试实验(通过选择键1、键2,控制s0、s1,可使扬声器输出不同音调)。四、实验报告1、实验目的2、实验设备3、实验内容:程序、编译图、仿真波形图、RTL电路、引脚锁定图、编程下载图、实验电路模式图。在必要的地方需进行分析说明。4、实验体会实验二 触发器的设计一、实验目的熟悉Quartus的VHDL文本设计过程,学习简单时序电路的设计、仿真和测试。二、实验设备GW
5、48系列SOPC/EDA实验开发系统实验箱一台 计算机一台三、实验内容1、根据QuartusII的设计开发流程,设计触发器(例2-1),给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。【例2-1】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -类似于在芯片内部定义一个
6、数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ; -将内部的暂存数据向端口输出(双横线-是注释符号) END bhv;2、设计锁存器(例2-2),同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。【例2-2】.PROCESS (CLK,D) BEGIN IF CLK = 1 -电平触发型寄存器 THEN Q LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S
7、 LED7S LED7S LED7S LED7S LED7S LED7S NULL ; END CASE ; END PROCESS ; END ;2、引脚锁定及硬件测试。建议选GW48系统的实验电路模式6(参考附录图8),用数码8显示译码输出(PIO46-PIO40),键8、键7、键6和键5四位控制输入,硬件验证译码器的工作性能。3、用教材第3章介绍的例化语句,按图3-3的方式连接成顶层设计电路(用VHDL表述),图中的CNT4B是一个4位二进制加法计数器,可以由例3-2修改获得;模块DECL7S即为例3-1实体元件,重复以上实验过程。注意图3-3中的tmp是4位总线,led是7位总线。对于
8、引脚锁定和实验,建议选电路模式6,用数码8显示译码输出,用键3作为时钟输入(每按2次键为1个时钟脉冲),或直接接时钟信号clock0。【例3-2】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBE
9、GIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数(同步使能) IF CQI 0); -大于9,计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -计数大于9,输出进位信号 ELSE COUT = 0; END IF
10、; CQ = CQI; -将计数值向端口输出 END PROCESS;END behav;图3-3 计数器和译码器连接电路的顶层文件原理图四、实验报告1、实验目的2、实验设备3、实验内容:程序、编译图、仿真波形图、RTL电路、引脚锁定图、编程下载图、实验电路模式图。在必要的地方需进行分析说明。4、实验体会 实验四 数控分频器的设计一、 实验目的学习数控分频器的设计、分析和测试方法,进一步熟悉VHDL设计技术。二、实验设备GW48系列SOPC/EDA实验开发系统实验箱一台 计算机一台三、实验原理数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计
11、数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可,详细设计程序如例4-1所示。四、实验内容(1) 分析例4-1中的各语句功能、设计原理及逻辑功能,输入不同的CLK频率和预置值D,给出如图4-1的时序波形。图4-1 当给出不同输入值D时,FOUT输出不同频率(CLK周期=50ns) (2) 在实验系统上硬件验证例4-1的功能。可选实验电路模式1(参考附录图3);键2/键1负责输入8位预置数D(PIO7-PIO0);CLK由clock0输入,频率选65536Hz或更高(确保分频后落在音频范围);输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试:改变键2
12、/键1的输入值,可听到不同音调的声音。(3) 将例4-1扩展成16位分频器,并提出此项设计的实用示例,如PWM的设计等。【例4-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC;BEGIN
13、 P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF CNT8 = 11111111 THEN CNT8 := D; -当CNT8计数计满时,输入数据D被同步预置给计数器CNT8 FULL = 1; -同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; -否则继续作加1计数 FULL = 0; -且输出溢出标志信号FULL为低电平 END IF; END IF; END PROCESS P_REG ; P_
14、DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULLEVENT AND FULL = 1 THEN CNT2 := NOT CNT2; -如果溢出标志信号FULL为高电平,D触发器输出取反 IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT = 0; END IF; END IF; END PROCESS P_DIV ;END;五、实验报告1、实验目的2、实验设备3、实验内容:程序、编译图、仿真波形图、RTL电路、引脚锁定图、编程下载图、实验电路模式图。在必要的地方需进行分析说明。4、实验体会 实验五 数字
15、秒表的设计一、实验目的学习计数器的设计、仿真和硬件测试;进一步熟悉VHDL设计技术二、实验设备GW48系列SOPC/EDA实验开发系统实验箱 一台 计算机 一台三、实验设计要求基本功能:(1)数字秒表的计时范围是0秒59分59.99秒,显示的最长时间为59分59秒;(2)数字秒表的计时精度是10MS;扩展功能:(3)复位开关可以在任何情况下使用,即便在计时过程中,只要按一下复位开关,计时器就清零,并做好下次计时的准备;(4)具有启停开关,即按一下启停开关,启动计时器开始计时,再按一下启停开关则停止计时。四 报告要求1、实验目的2、实验设备3、实验内容:系统组成框图、程序、编译图、仿真波形图、R
16、TL电路、引脚锁定图、编程下载图、实验电路模式图。在必要的地方需进行分析说明。4、实验体会 实验六 序列检测器设计一、 实验目的用状态机实现序列检测器的设计,了解一般状态机的设计与应用。二、实验设备GW48系列SOPC/EDA实验开发系统实验箱 一台 计算机 一台三、实验原理 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,则输出1,否则输出0。由于这种检测的关键在于正确码的收到必须是连续的,这就要求检测器必须记住前一次的正确码及正确序列,直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过
17、程中,任何一位不相等都将回到初始状态重新开始检测。例7-1描述的电路完成对序列数“11100101”的检测,当这一串序列数高位在前(左移)串行进入检测器后,若此数与预置的密码数相同,则输出“A”,否则仍然输出“B”。四、实验内容 (1) 实验内容1:利用QuartusII对例6-1进行文本编辑输入、仿真测试并给出仿真波形,了解控制信号的时序,最后进行引脚锁定并完成硬件测试实验。建议选择电路模式No.8(附录图10),用键7(PIO11)控制复位信号CLR;键6(PIO9)控制状态机工作时钟CLK;待检测串行序列数输入DIN接PIO10(左移,最高位在前);指示输出AB接PIO39PIO36(显
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