最新CPU课程设计.doc

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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateCPU课程设计哈尔滨理工大学课程设计报告课 程 片上计算机系统题 目 CPU模型机设计 班 级 专 业 学 生 学 号 指导教师 2014年 7 月 3 日目 录：1课程设计的目的及要求32处理器的设计思想和设计内容33设计处理器的结构和实现方法34模型机的指令系统45处理器的状态跳转操作过程46. CPU的Verilog代码77. 模型机在Quartus II环境下

2、的应用198. 仿真波形199. 课程设计的总结21一 课程设计的目的及要求：(一) 目的： 1. 掌握RISC CPU与内存数据交换的方法。2. 学会指令格式的设计与用汇编语言编写简易程序。3. 能够使用VHDL硬件描述语言在Quartus软件环境下完成CPU模型机的设计。(二) 要求：1. 以计算机组成与设计书中123页的简化模型为基础更改其指令系统，形成设计者的CPU，2. 在Quartus II环境下与主存连接，调试程序，观察指令的执行是否达到设计构想。 二 处理器的设计思想和设计内容：处理器的字长为16b；包括四种指令格式，格式1、格式2、格式3的指令字长度为8b，格式4的指令字长度

3、为16b；处理器内部的状态机包括七个状态。（一）关于修改后的CPU：一共设计25条指令，主要包括空操作指令、中断指令、加法指令、减法指令、加法指令、四种逻辑运算指令、比较、算术移位操作指令、逻辑移位操作指令、加减1指令、加减2指令、数据传输指令、转移类指令、读写指令、特权指令等等。（二）关于RAM：地址线设置成8bits，主存空间为4096words。三 设计处理器的结构和实现方法：（指令格式）格式1：寄存器寻址方式15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP Rx Ry 空白格式2：寄存器变址寻址方式 OP Ry 空白格式3：立即数寻址方式15 14 13

4、 12 11 10 9 8 7 6 5 4 3 2 1 0 OP I 空白格式4：无操作数寻址方式15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP 空白 空白格式5：直接寻址方式15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP Addr内存（2的12次方）四 模型机的指令系统CPU的指令集：操作码OPIR(15.12)指令格式指 令 的 助 记 符指 令 的 内 容00004Idle无操作 PC=PC+100013Load DataR0I 立即数操作PC=PC+100101Move Rx RyRx (Ry) PC=PC+10011

5、1Add Rx RyRx (Rx)+(Ry) PC=PC+101001Sub Rx RyRx (Rx)-(Ry) PC=PC+101011Mul Rx RyRx (Rx)*(Ry) PC=PC+101102IR(11.10)00 AND Rx Ry01 OR Rx Ry10 XOR Rx Ry11 NOT RxRx (Rx) AND (Ry) PC=PC+1Rx (Rx) OR (Ry) PC=PC+1Rx(Rx)XOR(Ry) PC=PC+1 RxNOT (Rx) PC=PC+101111COM Rx RyRx Ry Rx Ry Rx= Ry PC=PC+110002IR(11.10)00

6、arr Rx Ry01 arl Rx Ry10 lgr Rx Ry11 lgl Rx Ry算术右移PC=PC+1算术左移PC=PC+1逻辑右移PC=PC+1逻辑左移PC=PC+110011IR(11.10)00 Rx+101 Rx-110 Rx+211 Rx-2PC=PC+110101Swap Rx Ry A(Ry) Ry(Rx) Rx(A) PC=PC+110115Jmp AddrPCAddr PC=PC+111005Jz AddrIf (R0)=0 then PCAddr else PC=PC+111015Read AddrR0(Addr) PC=PC+111105Write Addr A

7、ddr(R0) PC=PC+1 11114Stop无操作 PC保持不变五 处理器的状态跳转操作过程：模型机每一状态下的操作及状态跳转当前状态执行操作次态与读下一条指令的有关的操作St_0取指令IR(15.0)M_data_in（15.0）St_1Write-Read0 PC=PC+1St_1IF OP=Load THENR0IR(11.8)|”000000000000”MARPCIF(OP=Stop)THENSt_1ELSE St_2END IFIF OP=Move THEN Rx (Ry)IF OP= sh THEN Rx (Rx) 移位运算IF OP= Add THEN A(Ry)IF O

8、P= Sub THEN A(Ry)IF OP= Mul THEN A(Ry)IF OP=Log THEN A(Ry)AND、OR、NOT、XORIF OP=Math THEN A(Ry)+1 -1 +2 -2运算IF OP= Swap THEN A(Ry)IF OP=Stop THEN NULLIF OP=Idle THEN NULLIF OP=Jmp THEN NULLIF OP=Jz THEN NULLIF OP=Read THEN NULLIF OP=Write THEN NULLSt_2IF OP= Load OR OP=Move OR OP= sh OR OP=Idle THEN N

9、ULLSt_0Write-Read0IF OP= Add THEN Rx (Rx)+AIF OP= Sub THEN Rx (Rx)-AIF OP= AND THEN Rx (Rx)ANDAIF OP= NOT THEN Rx (Rx) NOT AIF OP= XOR THEN Rx (Rx) XORAIF OP= NOT THENRx not(Rx) IF OP= math THENRx (Rx)+-1.2IF OP= Swap THEN Ry(Rx)St_3Write-Read0IF OP= Jmp or Jz THENNULLIF OP= Read or Write THEN MARIR

10、(11.0)St_3IF OP= Swap THEN Rx(A)St_0Write-Read0IF OP= Read or Write or Jmp or Jz THENIR（7.0）M_data_inSt_4MARPCWrite-Read0St_4IF OP= （Read）THEN MARIR(11.0)St_5Write-Read0IF OP= （Write） THEN MARIR(11.0)MDR(R0)IF OP= （Jmp） THEN PCIR(11.0) MARIR(11.0)IF OP= （Jz） IF (R0)= 0 THEN PCIR(11.0) MARIR(11.0)ELS

11、E MAR(PC)IF OP= （Jmp） THEN PCIR(11.0) MARIR(11.0)IF OP= （Jz） IF (R0)= 0 THEN PCIR(11.0) MARIR(11.0)ELSE MAR(PC)St_5IF OP= （Jmp）or OP= （Jz）St_0 MAR(PC)Write-Read0IF OP=（Read）St_6 MAR(PC)Write-Read0IF OP=（Write）St_6 MAR(PC)Write-Read1St_6IF OP=（Read）THEN R0M_data_inSt_0 Write-Read0六-六、CPU的Verilog HDL代

12、码：module cpu(reset, clock, Write_Read, M_address, M_data_in, M_data_out, overflow); input reset; input clock; output Write_Read; output 11:0 M_address; input 7:0 M_data_in; output 7:0 M_data_out; output overflow; reg overflow; reg 15:0 IR; reg 7:0 MDR; reg 11:0 MAR; reg 2:0 status; parameter idle =4

13、b0000, load =4b0001, move =4b0010, addp =4b0011, subp =4b0100, mulp =4b0101, logp =4b0110, comp =4b0111, sh =4b1000, meth1 =4b1001, swap =4b1010, jmp =4b1011, jz =4b1100, read =4b1101, write =4b1110, stop =4b1111; always (negedge reset or posedge clock ) begin: status_change if (reset = 1b0) status

14、= 0; else case (status) 0 : status = 1; 1 : if (IR15:12 = stop) status = 1; else status = 2; 2 : case (IR15:12) swap, jmp, jz, read, write : status = 3; default : status = 0; endcase 3 : if (IR15:12 = swap) status = 0; else status = 4; 4 : status = 5; 5 : case (IR15:12) read : status = 6; default :

15、status = 0; endcase default : status = 0; endcase / end always (negedge reset or negedge clock) begin: seq reg 11:0 PC; reg 7:0 R0; reg 7:0 R1; reg 7:0 R2; reg 7:0 R3; reg 7:0 A; reg 8:0 temp; reg 15:0 temp2; if (reset = 1b0) begin IR = 161b0; PC = 121b0; R0 = 81b0; R1 = 81b0; R2 = 81b0; R3 = 81b0;

16、A = 81b0; MAR = 121b0; MDR = 81b0; end else begin overflow = 1b0; case (status) 0 : begin IR = M_data_in, 8b00000000; PC = PC + 1b1; end 1 : begin if (IR15:12 != stop) MAR = PC; case (IR15:12) load : R0 = 4b0000, IR11:8; move : case (IR11:8) 4b0001 : R0 = R1; 4b0010 : R0 = R2; 4b0011 : R0 = R3; 4b01

17、00 : R1 = R0; 4b0110 : R1 = R2; 4b0111 : R1 = R3; 4b1000 : R2 = R0; 4b1001 : R2 = R1; 4b1011 : R2 = R3; 4b1100 : R3 = R0; 4b1101 : R3 = R1; 4b1110 : R3 = R2; default : ; endcase sh : case (IR11:10) 2b00 : case (IR9:8) 2b00 : R0 = R07, R07:1; 2b01 : R1 = R17, R17:1; 2b10 : R2 = R27, R27:1; default :

18、R3 = R37, R37:1; endcase 2b01 : case (IR9:8) 2b00 : R0 = R06:0, R00; 2b01 : R1 = R06:0, R10; 2b10 : R2 = R06:0, R20; default : R3 = R06:0, R30; endcase 2b10 : case (IR9:8) 2b00 : R0 = 1b0, R07:1; 2b01 : R1 = 1b0, R17:1; 2b10 : R2 = 1b0, R27:1; default : R3 = 1b0, R37:1; endcase default : case (IR9:8

19、) 2b00 : R0 = R06:0, 1b0; 2b01 : R1 = R16:0, 1b0; 2b10 : R2 = R26:0, 1b0; default : R3 = R36:0, 1b0; endcase endcase addp, subp, meth1, mulp, logp, comp, swap : case (IR9:8) 2b00 : A = R0; 2b01 : A = R1; 2b10 : A = R2; default : A = R3; endcase default : ; endcase end 2 : case (IR15:12) addp : case

20、(IR11:10) 2b00 : begin temp = (R07, R07:0) + (A7, A7:0); R0 = temp7:0; overflow = temp8 temp7; end 2b01 : begin temp = (R17, R17:0) + (A7, A7:0); R1 = temp7:0; overflow = temp8 temp7; end 2b10 : begin temp = (R27, R27:0) + (A7, A7:0); R2 = temp7:0; overflow = temp8 temp7; end default : begin temp =

21、(R37, R37:0) + (A7, A7:0); R3 = temp7:0; overflow = temp8 temp7; end endcase subp : case (IR11:10) 2b00 : begin temp = (R07, R07:0) + (A7, A7:0) + 1b1; R0 = temp7:0; overflow = temp8 temp7; end 2b01 : begin temp = (R17, R17:0) + (A7, A7:0) + 1b1; R1 = temp7:0; overflow = temp8 temp7; end 2b10 : begi

22、n temp = (R27, R27:0) + (A7, A7:0) + 1b1; R2 = temp7:0; overflow = temp8 temp7; end default : begin temp = (R37, R37:0) + (A7, A7:0) + 1b1; R3 = temp7:0; overflow = temp8 temp7; end endcase meth1 : case (IR11:10) 2b00 : case (IR9:8) 2b00 : R0 = R0 + 1b1; 2b01 : R1 = R1 + 1b1; 2b10 : R2 = R2 + 1b1; default : R3 = R3 + 1b1; endcase 2b01 : case (IR9:8) 2b00 : R0 = R0 - 1b1; 2b01 : R1 = R1 - 1b1; 2b10 : R2 = R2 - 1b1; default :