最新EDA课程设计洗衣机控制器要点.doc
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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateEDA课程设计洗衣机控制器要点附件一东 北 石 油 大 学课 程 设 计课 程 EDA技术课程设计 题 目 洗衣机控制器 院 系 电子科学学院 专业班级 电子信息工程 学生姓名 学生学号 指导教师 2014年 3 月7日-东北石油大学课程设计任务书课程 EDA技术课程设计题目 洗衣机控制器专业 电子信息工程 姓名 学号 主要内容、基本要求、主要参考资料等主要内容: 设
2、计一个洗衣机控制器,要求洗衣机有正转、反转、暂停三种状态。设定洗衣机的工作时间,要洗衣机在工作时间内完成:定时启动正转20秒暂停10秒反转20秒暂停10秒定时未到回到“正转20秒暂停10秒”,定时到则停止,同时发出提示音。基本要求:1、设计一个电子定时器,控制洗衣机作如下运转:定时启动正转20秒暂停10秒反转20秒暂停10秒定时未到回到“正转20秒暂停10秒”,定时到则停止;2、若定时到,则停机发出音响信号;3、用两个数码管显示洗涤的预置时间(分钟数),按倒计时方式对洗涤过程作计时显示,直到时间到停机;洗涤过程由“开始”信号开始;4、三只LED灯表示“正转”、“反转”、“暂停”三个状态。主要参
3、考资料:1 潘松著.EDA技术实用教程(第二版). 北京:科学出版社,2005.2 康华光主编.电子技术基础 模拟部分. 北京:高教出版社,2006.3 阎石主编.数字电子技术基础. 北京:高教出版社,2003.完成期限 2014.3.7 指导教师 专业负责人 2014年 3月3日一、设计思想1.基本原理洗衣机控制器的设计主要是定时器的设计。由一片FPGA和外围电路构成了电器控制部分。FPGA接收键盘的控制命令,控制洗衣机的进水、排水、水位和洗衣机的工作状态、并控制显示工作状态以及设定直流电机速度、正反转控制、制动控制、起停控制和运动状态控制。对芯片的编程采用模块化的VHDL (硬件描述语言)
4、进行设计,设计分为三层实现,顶层实现整个芯片的功能。顶层和中间层多数是由VHDL的元件例化语句实现。中间层由无刷直流电机控制、运行模式选择、洗涤模式选择、定时器、显示控制、键盘扫描、水位控制以及对直流电机控制板进行速度设定、正反转控制、启停控制等模块组成,它们分别调用底层模块。定时到2.设计框图停止暂停10s反转20s暂停10s正转20s定时启动定时没到图1 设计框图用两位数码管预置洗涤时间(分钟数),洗涤过程在送入预置时间后开始运转,洗涤中按倒计时方式对洗涤过程作计时显示,用LED表示电动机的正、反转,如果定时时间到,则停机并发出音响信号。二、设计步骤和调试过程1、模块设计和相应模块代码洗衣
5、机控制器电路主要有五大部分组成,包括:减法计数器、时序控制电路、预置时间和编码电路、数码管显示、译码器组成。(1)预设时间和编码电路:本模块将输入的四位时间信号编码成八位二进制数输出到减法计数器电路。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysettimeisport(load:instd_logic;time_input:instd_logic_vector(3downto0);time_set:outstd_logic_vector(7downto0);endsettime;arc
6、hitecturesettimeofsettimeis signalp1:std_logic_vector(7downto0);begin process(load)begin if(loadeventandload=1)then casetime_inputis when0000=p1p1p1p1p1p1p1p1p1p1p1=00000000;endcase;endif;endprocesstime_set=p1;endsettime;图2预设时间和编码仿真用K1、K2、K3、K4给time_input输入一个二进制数0111,让load有效,输出time_set为00000111。(2)减
7、法计数器模块:由于洗衣机有工作时间,必须要一模块来控制它的工作时间范围,当洗衣机开始工作后,减法计数器即会实现减数功能,直到时间减到零,洗衣机便停止工作。当出现系统运行结束信号time_over时,蜂鸣器报警洗衣机工作结束。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounterisport(clk,start:instd_logic;time_set:instd_logic_vector(7downto0);time_remain:bufferstd_logic_vector(7do
8、wnto0);time_over:bufferstd_logic);endcounter;architecturecounterofcounterisbegin process(clk)variabletime_second:integerrange0to59:=59;beginif(clkeventandclk=1) then if(start=0)then if(time_remain(7downto0)=0)thentime_remain=time_set;elsetime_remain(7downto4)=time_remain(3downto0);time_remain(3downt
9、o0)=time_set(3downto0);endif;time_second:=59;time_over=1;elseif(time_over=1)then if(time_second=0andtime_remain(7downto0)=0)thentime_over=0;elseif(time_second=0)then if(time_remain(3downto0)=0)thentime_remain(7downto4)=time_remain(7downto4)-1;time_remain(3downto0)=1001;time_second:=59;elsetime_remai
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