最新EDA课程设计---全自动洗衣机.doc
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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateEDA课程设计-全自动洗衣机EDA课程设计-全自动洗衣机EDA课程设计 全自动洗衣机1 设计任务及要求利用可编程逻辑器件丰富的内部资源,借助EDA(电子设计自动化)工具(如MAXplus)把家电控制器电路集成在一片FPGA(现场可编程门阵列)芯片内,这样就无需专门的单片机和外部逻辑电路。从而减小了电路的体积、提高了系统的稳定性。本次电路设计是洗衣机控制器设计。设计的主
2、要内容是:(1)设计一个洗衣机控制器,使洗衣机作如下运转:定时启动正转20秒暂停10秒反转20秒暂停10秒定时不到,重复上面过程。(2)若定时到,则停止,并发出音响信号。(3)用两个数码管显示洗涤的预置时间(分钟数),按倒计时方式对洗涤过程作计时显示,直到时间到停机;洗涤过程由开始信号开始。(4)三只LED灯表示正转、反转、暂停三个状态。设计的主要要求是:(1)根据设计题目要求编写相应程序代码(2)对编写的VHDL程序代码进行编译和仿真(3)利用实验箱完成硬件验证(可选)(4)总结设计内容,完成课程设计说明书2设计原理及总体框图洗衣机控制器的设计主要是定时器的设计,由一片FPGA和外围电路构成
3、了电器控制部分。FPGA接收键盘的控制命令,控制洗衣机的进水、排水、水位和洗衣机的工作状态、并控制显示工作状态以及设定直流电机速度、正反转控制、制动控制、起停控制和运动状态控制(洗衣机洗涤过程如图2所示)。对FPGA芯片的编程采用模块化的VHDL (硬件描述语言)进行设计,设计分为三层实现,顶层实现整个芯片的功能。顶层和中间层多数是由VHDL的元件例化语句实现。中间层由无刷直流电机控制、运行模式选择、洗涤模式选择、定时器、显示控制、键盘扫描、水位控制以及对直流电机控制板进行速度设定、正反转控制、启停控制等模块组成,它们分别调用底层模块。洗衣机控制器电路主要有五大部分组成,包括:减法计数器、时序
4、控制电路、预置时间和编码电路、数码管显示、译码器组成。具体电路如图3所示:图3洗衣机控制器总体设计图3 程序设计(1)时间设置电路:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity settime isport(load:in std_logic;k:in std_logic_vector(9 downto 0);o:out std_logic_vector(3 downto 0);end settime;architecture rt1 of settime issignal p1:
5、std_logic_vector(3 downto 0);begin process(load)beginif(loadevent and load=1)thencase k iswhen 1000000000=p1p1p1p1p1p1p1p1p1p1p1=0000;end case;end if;end process;o=p1;end rt1;(2)数码管显示library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity showtime
6、 is port(num:in std_logic_vector(3 downto 0);dout:out std_logic_vector(6 downto 0);end showtime;architecture a1 of showtime isbeginwith num selectdout=1111110 when 0000, 0110000 when 0001, 1101101 when 0010, 1111001 when 0011, 0110011 when 0100, 1011011 when 0101, 1011111 when 0110, 1110000 when 011
7、1, 1111111 when 1000, 1111011 when 1001, 0000000 when others;end a1;(3)序电路library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; entity SHIXU isport(clk:in std_logic;TG:in std_logic;start:in std_logic;SHUCHU:BUFFER std_logic_VECTOR(2 DOWNTO 0);end SHIX
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