电子技术基础数字部分第五康华光逻辑门电路资料.pptx

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1、1. 掌握与、或、与非、或非、异或、同或门的逻辑功能；2. 掌握三态门、OD门、OC门和传输门的逻辑功能和应用；3. 掌握CMOS、TTL逻辑门电路的输入与输出电路结构，输入端高低电平判断。4. 掌握逻辑门的主要参数及在应用中的接口问题；5. 了解半导体器件的开关特性以及逻辑门内部电路结构。教学要求第1页/共71页3.1 MOS逻辑门1 、逻辑门：实现基本逻辑运算和复合逻辑运算的单元电路。2、 逻辑门电路的分类二极管门电路三极管门电路TTL门电路MOS门电路PMOS门CMOS门逻辑门电路分立门电路集成门电路NMOS门第2页/共71页1.CMOS集成电路 CMOS电路已经成为占据主导地位的逻辑器

2、件，其工作速度已经赶上甚至超过TTL电路，功耗和抗干扰能力则远优于TTL电路，已经广泛应用于超大规模、甚大规模集成电路。2.TTL 集成电路： TTL是应用最早，技术比较成熟的集成电路，曾被广泛应用。由于TTL技术在整个数字集成电路设计领域中的历史地位和影响，很多数字系统设计仍采用TTL技术，但推出了新型的低功耗和高速TTL器件。3.1 MOS逻辑门第3页/共71页1. 输入和输出的高、低电平输出高电平下限值VOH(min)输入低电平的上限值VIL(max)输入高电平下限值VIH(min)输出低电平上限值VOL(max)vO 驱动门G11 1 vI负载门G2输出高电平+VDD VOH(min

3、)VOL(max ) 0 输出低电平 G1的vO范围输入高电平VIH(min ) VIL(max) +VDD 0 输入低电平 G2的vI范围以74HC CMOS电路为例电源：VDD = +5V参看附录A+5V0.1V0.1V4.9V4.9V1.5V1.5V3.5V3.5V3.1 MOS逻辑门第4页/共71页2. 噪声容限 驱动门输出电平最不利时，负载门输入电平能够容忍叠加的噪声幅度范围，表示门电路的抗干扰能力。负载门输入VIH时噪声容限VNH：驱动门输出高电平最小值时允许叠加的负向负向噪声电压最大值。 VNH =VOH(min)VIH(min)负载门输入VIL时噪声容限VNL：驱动门输出低电平

4、的最大值时允许叠加的正向正向噪声电压最大值。 VNL =VIL(max)VOL(max)4.9V3.5V0.1V1.5V( =1.4V )( =1.4V )3.1 MOS逻辑门第5页/共71页3.传输延迟时间 传输延迟时间是表征门电路开关速度参数，它说明门电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长的时间。如图是非门的输入、输出波形。传输延迟时间通常用输出波形沿中点与输入波形沿对应中点的时间。tpHL：输出HL的时间tpLH：输出LH的时间平均传输延迟时间：2tttpLHpHLpd3.1 MOS逻辑门第6页/共71页4. 功耗静态功耗：指的是当电路没有状态转换时的功耗。动态功

5、耗：指的是电路在输出状态转换时的功耗。TTL门电路主要是静态功耗。CMOS电路主要是动态功耗，静态功耗非常低。5. 延时功耗积 理想的数字电路和系统，要求它既速度高又功耗低，要实现这种理想状态是较难的。高速数字电路往往需要付出较大的功耗。延时功耗积，是速度功耗综合性的指标，用符号DP表示。 DP= tpd PD3.1 MOS逻辑门第7页/共71页6. 扇入与扇出数扇入数NI：取决于逻辑门的输入端的个数。扇出数NO：指其在正常工作情况下，所能带同类门电路的最大数目。(a). 带拉电流负载扇出数NOH当驱动门输出高电平，将有电流IOH从驱动门拉出而流入负载门，称拉电流IOH 。当负载门增加，总拉电

6、流IOH将增加，会引起输出高电压VOH的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。IHOHmaxOHIIN驱动门13.1 MOS逻辑门第8页/共71页6. 扇入与扇出数扇出数NO ：指其在正常工作情况下，所能带同类门电路的最大数目。(b). 带灌电流负载扇出数NOL当驱动门输出低电平，负载电流IOL流入驱动门，称灌电流IOL 。当负载门增加，总灌电流IOL将增加，将引起输出低电压VOL的升高。但不得超过输出低电平上限值。这就限制了负载门个数。ILOLmaxOLIINN ,NminNOLOHO驱动门03.1 MOS逻辑门第9页/共71页MOS管静态特性管静态特性NMOS管(N沟

7、道增强型)PMOS管(P沟道增强型)CMOS门电路：门电路：NMOS管和PMOS管共同使用构成。开启电压VTN为正值，约为15V。当UGSVTN，NMOS管导通；当UGSVTN， NMOS管截止。开启电压VTP是负值，约为2 5V。当UGSVTP，PMOS管截止。GSDSDG3.1 MOS逻辑门第10页/共71页1. MOS管的开关作用MOS管作为开关电路在数字电路或系统中应用广泛。它的作用对应于有触点的开关的“断开”或“闭合”。MOS管工作在可变电阻区，输出低电平VOLMOS管截止，输出高电平VOH当 vI VT3.1 MOS逻辑门第11页/共71页1. MOS管的开关作用当输入为低电平时，

8、MOS管截止，相当于开关“断开”，输出为高电平VOH 。当输入为高电平时，MOS管工作在可变电阻区，相当于开关“闭合”，输出低电平VOL3.1 MOS逻辑门第12页/共71页1. 工作原理工作原理CMOS反相器电路如图。AL1vIvGSNvGSPTNTPvO0V 0V5V截止导通5V5V5V 0V导通截止0VVTN = 1VVTP = -1V逻辑图AL 逻辑表达式： 反相器vO1001vI真值表VDD =5V ( VTN+ |VTP| )+ VGSN + VGSP 0V5V3.1 MOS逻辑门第13页/共71页2. 电压传输特性和电流传输特性VTN反相器vO = f ( vI )iD = f

9、( vI )vI 1V ，AB段，TN截止，vO= 5V ，iD0 ；vI 4V ，EF段，TP截止，vO = 0V ，iD0 。静态功耗低3.1 MOS逻辑门第14页/共71页2. 电压传输特性和电流传输特性VTNvO = f ( vI )iD = f ( vI )vI = 0.5VDD = 2.5V ，CD段， TN、TP都导通， vO= 2.5V， iD最大。 阈值电压0.5VDD = 2.5V ，在阈值电压附近，两管都导通。3.1 MOS逻辑门第15页/共71页3. CMOS反相器的工作速度考虑带电容负载的情况，如图。当vI =0， TN截止，TP导通，向电容充电，由于导通电阻较小，充

10、电时间常数RC小，所以速度较快。同理，可分析放电情况。在由于电路具有互补对称的性质，它的开通时间与关闭时间是相等的。平均延迟时间：10 ns。 3.1 MOS逻辑门第16页/共71页A B TN1 TP1 TN2 TP2L0 00 11 01 1截止导通 截止导通 导通导通导通截止截止导通截止截止截止 截止导通导通1110与非门1. CMOS 与与非门非门AB&(a)电路结构(b)工作原理VTN = 2 VVTP = 2 V0V10V+10V3.1 MOS逻辑门第17页/共71页或非门BAL2. CMOS 或或非门非门A B TN1 TP1 TN2 TP2L0 00 11 01 1截止 导通截

11、止导通截止截止导通截止截止导通导通截止截止导通导通导通1000AB10V10VVTN = 2 VVTP = 2 V3.1 MOS逻辑门第18页/共71页4. 输入保护电路和缓冲电路输入保护电路和缓冲电路 CMOS门电路在输入、输出端加了反相器作为缓冲电路，采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同的输入和输相同的输入和输出特性。出特性。 应用者关键是掌握逻辑门电路输入与输出电路输入与输出电路结构。3.1 MOS逻辑门第19页/共71页4. 输入保护电路和缓冲电路输入保护电路和缓冲电路(1). 输入端保护电路CMOS门电路输入端是MOS管道栅极，栅极与沟道之间的SiO2层很薄，

12、极易击穿，因此，加保护电路。当输入电压不在正常电压范围时，二极管导通，限制了+vA电容两端电压的增加，保护了输入电路。(1) 0.7V vA VDD + 0.7V ，D1导通，D2截止，vI = VDD + 0.7V ；(3) vA 0.7V ，D1截止，D2导通，vI =0.7V 。设二极管正向导通电压为0.7V3.1 MOS逻辑门第20页/共71页4. 输入保护电路和缓冲电路输入保护电路和缓冲电路(2). CMOS逻辑门的缓冲电路 输入、输出端加了反相器作为缓冲电路后，基本电路的逻辑功能也发生了变化。如图所示，基本电路是或非门，增加了缓冲器后的逻辑功能为与非功能BABAL3.1 MOS逻辑

13、门第21页/共71页1. CMOS 漏极开路门 普通CMOS门电路输出短接，在一定情况下会产生低阻通路，大电流有可能导致器件的损毁，并且无法确定输出是高电平还是低电平。 采用漏极开路门，可以将两个门输出端并联以实现与逻辑功能，这种并联实现的与逻辑功能称为线与。 0导通导通导通导通1截止截止截止截止 3.1 MOS逻辑门第22页/共71页1. CMOS 漏极开路门(1). 漏极开路门的结构与逻辑符号普通与非门电路OD与非门电路电路结构 逻辑符号(a). 工作时必须外接上拉电阻；(b). 可以实现线与功能;CDAB21PPLOD门标志上拉电阻P1P23.1 MOS逻辑门第23页/共71页L=1时，

14、通过RP对CL充电；时间常数RPCL。L=0时， CL通过导通管对电容放电；RP的值愈小，负载电容的充电时间常数亦愈小，开关速度愈快；但功耗大，且可能使灌电流超过允许的最大值IOL(max）。RP的值愈大，可保证灌电流不超过允许的最大值IOL(max）、功耗小；但负载电容的充电时间常数亦愈大，开关速度因而愈慢。由于RP比导通管电阻大，故OD门速度较低。电路带电容负载1 1 0CL L1. CMOS 漏极开路门(2). 上拉电阻对OD门动态性能的影响3.1 MOS逻辑门第24页/共71页1. CMOS 漏极开路门(3). 上拉电阻的计算a. RP(min)确定输出“0”时，RP越大越好，RP最小

15、要保证：vO VOL(max) ， 灌电流IOL IOL(max) ，最不利情况：多个OD门相连，只有一个门输出“0”，其余输出“1”，负载电流全部流入导通OD门，电路如图。(max)OLIL(total)p(max)OLDDIIRVV-IL(total)(max)OL(max)OLDD(min)pIIVVR-IILIIL(total)110IOL3.1 MOS逻辑门第25页/共71页漏极开路门和三态输出门电路1. CMOS 漏极开路门(3). 上拉电阻的计算a. RP(max)确定输出“1”时，RP越小越好， RP最大要保证：多个OD门相连时全部输出“1” 时，vO VOH(min) ， 电

16、路如图。IIHIIH(total)111IOZ(min)OHPOZ(total)IH(total)DDVR)II (V-OZ(total)IH(total)(min)OHDD(max)pIIVVR- RRR (max)pP(min)p3.1 MOS逻辑门第26页/共71页2. 三态( TSL )输出门电路三态门有3种输出状态：输出高电平、输出低电平、高阻状态。电路图符号三态门标志工作原理分析EN A B C TN TP L 1 0 1 1 0 1 1 0 0 1 0 1 0 高阻1使能端01110001EN(enable)：使能端EN=1 使能；EN=0 输出高阻逻辑功能：高电平有效的三态同相

17、逻辑门上不着天，下不着地，悬浮状态3.1 MOS逻辑门第27页/共71页2. 三态( TSL )输出门电路三态门主要应用于总线传输在总线方式时，若干三态门并联，但在任何时刻，只能其中一个使能。图逻辑功能EN1 EN2 EN3 总线 1 0 0 0 1 0 0 0 1 A1A2A3三态门也有EN=0使能的产品，逻辑符号如图所示。低电平使能标记3.1 MOS逻辑门第28页/共71页计算机总线传输示例 若计算机要读外设1数据，计算机输出EN1=1、EN2=0、EN3=0，数据总线上便是外设1的数据：10101110；然后输入。若计算机要读外设2数据，计算机输出EN1=0、EN2=1、EN3=0，数据

18、总线上便是外设2的数据：00001110；然后输入。0 0 1011101010 1 001110000DATA BUS3.1 MOS逻辑门第29页/共71页1. CMOS传输门电路符号等效电路C在控制信号C的控制下，开关闭合或者断开。(双向模拟开关) 3.1 MOS逻辑门第30页/共71页设TP：|VTP|=2V， TN：VTN=2VvI 的变化范围为5V到+5V。vGSN0，TP截止1). 当C=0， C =1时令：0 = 5V， 1 = +5V) 2、CMOS传输门电路的工作原理 +5V- -5VC- -5V+5V3.1 MOS逻辑门第31页/共71页2). 当C=1， C =0时2、C

19、MOS传输门电路的工作原理 +5V- -5V可以证明，只要 vI 变化范围在5V到+5V之间，无论何种情况，总有一管导通，相当于开关闭合。C+5V- -5VvO= vI需要说明的是，采用传输门作开关使用时，输入端可以是模拟电压，但其值必须在控制信号的高、低电平之间。3.1 MOS逻辑门第32页/共71页 3. 传输门的应用传输门组成的数据选择器如图所示。C=0，C1=1，C1=0， C2=0 ， C2=1TG1导通，TG2断开，L=X C=1，C1=0，C1=1， C2=1 ， C2=0TG1断开，TG2导通，L=Y 这是一个2选1的数据选择器C=0， L=XC=1， L=YTG1TG2C20

20、1C2C1C1X10Y3.1 MOS逻辑门第33页/共71页3.2 TTL逻辑门1. BJT的开关作用（BJT指双极结型晶体管）当vI=0V，或者vI=5V，BJT相当于一个开关。vI=0V，iB=0 ，iC0 ， vO= vCEVCC，c、e极之间近似于开路,vI=5V， iCiB， vO= vCE =VCES 0.2V，c、e极之间近似于短路。ce基本的BJT反相器第34页/共71页的开关特性2. BJT的开关时间BJT饱和与截止两种状态的相互转换需要一定的时间才能完成。开通时间ton 三极管从截止到饱和所需时间。记为ton ton = td +tr td ：延迟时间 tr ：上升时间关闭

21、时间toff 三极管从饱和到截止所需时间。记为toff toff = ts +tf ts ：存储时间 tf ：下降时间开关时间一般为纳秒(10-9)数量级。3.2 TTL逻辑门第35页/共71页基本BJT反相器的动态性能BJT反相器的动态性能 当基本BJT反相器带电容负载CL时，CL充、放电过程均需经历一定的时间，必然会增加输出电压 vO 波形的上升时间和下降时间，导致其开关速度不高。电阻RC考虑：. 输出=“1”时，BJT截止，希望RC小，充电时间短，开关速度高；. 输出=“0”时，BJT导通，希望RC大，低电平更低，功耗小。于是采用BJT管取代RC，希望RC小时BJT管导通；希望RC大时B

22、JT管截止，由此设计出实用型TTL门电路。 3.2 TTL逻辑门第36页/共71页T3、D、T4和Rc4构成推拉式输出级。用于提高开关速度和带负载能力中间级，T2和Rc2、Re2组成，从T2的集电极和发射极输出作为T3和T4输出级的驱动信号；输入级 中间级输出级 输入级，T1和Rb1组成。用于提高电路开关速度1. 电路组成取代RC3.2 TTL逻辑门第37页/共71页反相器的基本电路2. TTL反相器的工作原理 (1).输入为低电平(vI = 0.2 V )此种情况，UB1=0.9V为使T1集电结及T2和T3发射结同时充分导通，UB1应等于2.1V。UB1=UBC1+UBE2+UBE3UB1=

23、0.9V，T2和T3必然截止。 0.2 V0.9 V因此有：UC2=VCCURC25V。UC2使T4正向导通状态。T3截止，T4导通， vO =UOH=UC2UBE4UD =50.70.7=3.6V。此值未计入 Rc2上的压降，所以实际的UOH小于3.6V。 IC20，Rc2的电流也很小，因而Rc2上电压很小。3.6 V3.2 TTL逻辑门第38页/共71页2. TTL反相器的工作原理 (2).输入为高电平(vI = 3.6 V )此种情况，UB1=2.1V因为T1集电结及T2、T3发射结会同时导通 ， 把 UB1钳 在 2 . 1 V ，UB1=UBC1+UBE2+UBE3=2.1V。此时T

24、1处于倒置放大状态，而T2和T3处于饱和状态。3.6 V2.1 VUC2=UCES2+UBE30.2+0.7=0.9V，该电压作用于D、T4的PN结，D和T4截止。T4截止、T3饱和，vO =UOL=UCES50.2V0.2 VvI使UB1足够小， T4、T3 ，vO 3.6V；vI不能使UB1 2.1V，T4 、T3 ，vO 0.2V。悬空， vO =？3.2 TTL逻辑门第39页/共71页2. TTL反相器的工作原理 (3). 采用推拉式输出级以提高开关速度和带负载能力一般TTL门电路都是推拉式输出. T4饱和， T3截止 vO =3.6VT4饱和导通输出电阻很小，带负载能力较强。. T4

25、截止， T3饱和 vO =0.2V拉电流灌电流当输出端接有容性负载时， T4或T3饱和导通电阻都很小，对负载电容CL充电、放电时间常数都很小，使输出波形上升沿、下降沿都很好。其饱和电流全部用来驱动负载，带负载能力也较强3.2 TTL逻辑门第40页/共71页3. TTL反相器的传输特性 . AB段， vI 0.4V，UB11.1VT2和T3截止，T4饱和；输出高电平；. BC段， 0.4V vI 1.3V，1.1V UB12.0V T2工作在放大区， T3仍截止， vO 随vI增大而减小；. CD段， 当vI 进一步增大，vO 迅速下降，. DE段，T2和T3饱和，T4截止；输出低电平；3.2

26、TTL逻辑门第41页/共71页 T1e e bc eeb c1. 与非门电路e1或e2=0.2V，UB1=0.9V2.1V， 则T4饱和、T3截止，vO 3.6V，任一输入端为低电平，输出高电平；即是与非逻辑关系。 多发射极BJT3.2 TTL逻辑门第42页/共71页2. 或或非门电路(1).若A、B均为低电平UB1A=UB1B=0.9V，T2A和T2B均将截止，T3截止。 T4和D饱和，输出为高电平。(2). 若A、B中有一个为高电平设：vA=3.6V， UB1A=2.1VT2A饱和， T3饱和， UP=0.9V， T4截止T3饱和，T4截止，输出低电平P0.9 V0.9 V2.1 V逻辑关

27、系是或非3.2 TTL逻辑门第43页/共71页集电极开路门和三态门电路1. 集电极开路 (OC) 门电路考察集电极开路与非门电路。一般与非门电路Rc2T2集电极开路与非门电路RP(1). OC门与OD门一样，只有外加上拉电阻，才能正常工作。(2).同样可以实现线与。CDAB21PPLP1P23.2 TTL逻辑门第44页/共71页集电极开路门和三态门电路2. 三态(TSL )输出门电路考察三态与非门(1). EN=1(3.6V)，使能T6饱和，T7截止，EN对T1和T4都无影响，控制信号对基本与非门无影响(2). EN=0(0.2V)，输出高阻状态UB1=0.9V，T2和T3截止，UB5=0.9

28、V，T6截止T7饱和，使T4截止，T3 、T4截止，输出高阻状态三态与非门1BAL基本与非门控制电路00.9 V0.9 V3.2 TTL逻辑门第45页/共71页 BiCMOS门电路特点在于采用BJT管作为CMOS电路的输出级，结合了MOS管的功耗低和BJT速度快，驱动能力强优势。 基本BiCMOS反相器电路如图。电路中M1、M2的作用是加快T1和T2由饱和导通翻转到截止的过程，使T1和T2的基区存储电荷通过M1和M2释放。3.2 TTL逻辑门第46页/共71页逻辑门电路结构归纳 对于逻辑门电路结构，只要求掌握CMOS、TTL逻辑门电路的输入与输出电路结构。 1. 输出电路结构CMOS、TTL门

29、电路输出电路都是推拉式结构（OD、OC门除外）。 上管 ，下管 ， vO = 1； 上管 ，下管 ，vO = 0； 上管 ，下管 ， 输出高阻对于OD、OC门，没有上管，所以必须加上拉电阻。下管 ， vO = 1；下管 ，vO = 0；vOvOCMOS门输出电路结构TTL门输出电路结构第47页/共71页1. 输入电路结构(1). CMOS门电路输入结构CMOS门电路都加了反相器作为输入缓冲电路。CMOS门电路输入端是MOS管道栅极，栅极与沟道之间的SiO2层是绝缘的，所以输入是高阻，输入电流极小，功耗低；由于输入阻抗高，容易受干扰，所以不允许其输入端悬空。输入高低电平判断： vI 使TN导通，

30、TP截止，是高电平； vI 使TN截止，TP导通，是低电平；CMOS门输入电路结构逻辑门电路结构归纳第48页/共71页1. 输入电路结构(2). TTL门电路输入结构当输入低电平时，有电流流出；当输入高电平时，T1处于倒置放大状态，有电流流入；输入高低电平判断：vI使UB1足够小，则vI为低电平，这时，T4、T3 ，vO 3.6V；vI不能使UB1 2.1V，则vI为高电平，这时， T4 、T3 ，vO 0.2V。所以，悬空为高电平；输入端通过电阻接地，由阻值确定高低电平。TTL门输入电路结构UB1逻辑门电路结构归纳第49页/共71页3.5 逻辑描述中的几个问题1. 正负逻辑的规定 在数字系统

31、中，可以采用两种不同的逻辑体制表示电路输入和输出的高、低电平。 正逻辑体制：将高电平用逻辑1表示，低电平用逻辑0表示；负逻辑体制：将高电平用逻辑0表示，低电平用逻辑1表示 。 一般情况下，都是采用正逻辑体制，本教材若无特别说明，一律采用正逻辑。 第50页/共71页2. 正负逻辑等效变换 对于同一电路，正逻辑与负逻辑的规定不涉及到逻辑电路本身的结构与好坏，但不同的规定可以同一电路具有不同的逻辑功能。HHLHABFH LH HL HL L输入/输出电平关系正逻辑负逻辑1101ABF1 01 10 10 00010ABF0 10 01 01 1BAFBAF与非与非或非或非与与或或在集成电路手册以及各

32、种技术书籍中，都是采用正逻辑称呼各种门电路。3.5 逻辑描述中的几个问题第51页/共71页1. 基本逻辑门电路的等效符号 对于同一个逻辑函数，有不同的逻辑表达式，对应不同的电路。BABALBABALBABALBABAL与非门及等效符号如图或非门及等效符号如图与门及等效符号如图或门及等效符号如图3.5 逻辑描述中的几个问题第52页/共71页门电路的等效符号及其应用2. 逻辑门等效符号的应用 利用逻辑门等效符号，可实现对逻辑电路进行变换，简化电路。BABAL电路由3个与非门(同一种类) 实现逻辑功能，一片74HC00中有4个与非门，只要一片74HC00即可。ABCDABCDABCDCDABCDAB

33、CDABF3.5 逻辑描述中的几个问题第53页/共71页3. 逻辑门等效符号强调低电平有效有效电平概念：实际电路，特别是大规模集成电路芯片，有些输入或者输出可能是高电平有效，或者是低电平有效。所谓低电平有效，是指当信号为低电平时，电路完成规定的操作； 高电平有效，是指当信号为高电平时，电路完成规定的操作。 例如高电平有效的三态与非门，EN=1，具有与非功能，否则，输出为高阻状态。通常对于输入信号，若低电平有效，输入端加小圆圈以示强调。ABF&ENABF&EN高电平有效三态与非门低电平有效三态与非门低电平有效标记3.5 逻辑描述中的几个问题第54页/共71页当 ，G2门两个输入均有效，输出有效，

34、EN有效。与门，根据 ， G2门是一个或门。之所以采用等效符号是强调低电平有效，以便理解实际电路中， RE 、AL、EN之间的逻辑关系。3. 逻辑门等效符号强调低电平有效如图所示是一个控制数据传输的电路，其中集成芯片使能端 EN 要求低电平有效，两个控制信号：请求信号 RE，允许信号 AL， G2门是一个输入、输出均为低电平有效的控制电路BABA0AL , 1RE3.5 逻辑描述中的几个问题第55页/共71页门电路的等效符号及其应用3. 逻辑门等效符号强调低电平有效 对于上述控制数据传输的电路，如果对请求信号，允许信号 ，集成芯片的使能信号要求不同，则采用的控制电路。要求1AL , 1RE0E

35、N 要求0AL , 0RE1EN 要求1EN 1AL , 1RE3.5 逻辑描述中的几个问题第56页/共71页3.6 门电路使用中的几个实际问题 在数字电路或系统设计中，往往将TTL和CMOS两种器件混合使用，以满足工作速度或者功耗指标的要求。由于不同器件的电压和电流参数各不相同，因而在不同器件连接时，一般需要考虑以下因素：(1). 逻辑门电路的扇出问题，驱动器件必须对负载器件提供足够大的灌电流或者拉电流。 (2).逻辑电平兼容性的问题，驱动器件输出电压必须处在负载器件所要求的输入电压范围。第57页/共71页3.6 门电路使用中的几个实际问题门电路之间接口问题1).逻辑门电路的扇出问题：驱动器

36、件必须对负载器件提供足够大的灌电流或者拉电流。灌电流情况应满足：IOL(max) IIL(total)拉电流情况应满足： IOH(max) IIH(total)74HC00驱动门负载门IILIIL(total)0灌电流74HC00驱动门负载门1IIHIIH(total)拉电流第58页/共71页3.6 门电路使用中的几个实际问题2).逻辑电平兼容性的问题：驱动器件输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值。驱动门输出高电平应满足： VOH(min) VIH(min)驱动门输出低电平应满足： VOL(max) VIL(max)74HC00驱动门负载门1 0第59页/共71页3.

37、6 门电路使用中的几个实际问题1. CMOS门驱动TTL门CMOS门(4000系列)：VOH(min)=4.9V， VOL(max) =0.1V IOL(max)=0.51mA ，IOH(max)=0.51mATTL门（74系列）： VIH(min) = 2V， VIL(max )= 0.8V IIH（max)=20A， IIL(max)= 0.4mA考虑4000系列CMOS门驱动74系列TTL反相门VOH(min) VIH(min)VOL(max) VIL(max)IOL(max) IIL(total)IOH(max) IIH(total)第60页/共71页3.6 门电路使用中的几个实际问题

38、例用一个74HC00与非门电路驱动一个74系列TTL反相器和六个74LS系列逻辑门电路。试验算此时的CMOS门电路是否过载？74HC: VOH(min)=3.84V, VOL(max) =0.33V, IOL(max)=4mA , IOH(max)=4mA74系列: VIH(min) = 2V, VIL(max )=0.8V, IIH(max)=40A, IIL(max)= 1.6mA74LS: VIH(min) = 2V, VIL(max )=0.8V, IIH(max)=20A, IIL(max)= 0.4mA解：逻辑电平兼容性VOH(min) VIH(min)VOL(max) VIL(m

39、ax)灌电流情况应满足：IOL(max) IIL(total)IOL(max)=4mAIIL(total) =1.6mA+60.4mA=4mA拉电流情况应满足： IOH(max) IIH(total)IOH(max)=4mAIIH(total) =0.04mA+60.02mA=0.16mA灌电流情况无余量，实际应用应在CMOS门后加一个TTL同相缓冲器。第61页/共71页3.6 门电路使用中的几个实际问题例用一个74HC00与非门电路驱动一个74系列TTL反相器和六个74LS系列逻辑门电路。试验算此时的CMOS门电路是否过载？灌电流情况无余量，实际应用应在CMOS门后加一个TTL同相缓冲器。7

40、4HC007404TTL同相缓冲器IOL(max)=4mAIOL(max)=8mA第62页/共71页3.6 门电路使用中的几个实际问题2. TTL门驱动CMOS门TTL驱动74HC序列CMOS时，高电平参数不兼容，需另加接口电路。74LS系列：VOH(min)=2.7V， 74HC系列： VIH(min) = 3.5V不满足：VOH(min) VIH(min) 常采用的方法，加上拉电阻。）IHOZPDDOHInI (RVV-IIHIOZIOZ为TTL电路T3截止时电流IIH为流入CMOS电路电流从附录A可知，TTL驱动74HCT序列CMOS时，参数兼容，不需另加接口电路，因此，也常用常用74H

41、CT 作接口电路作接口电路，省去上拉电阻。第63页/共71页3.6 门电路使用中的几个实际问题1. 用门电路直接驱动显示器件用反相器驱动一发光二极管LED，设LED的电流为ID，正向压降为VF。分两种情况讨论。(1).门电路输出高电平(2).门电路输出低电平DFOHIVVR-DOLFCCIVVVR-第64页/共71页3.6 门电路使用中的几个实际问题例试用74HC04六个CMOS反相器中的一个作为接口电路，使门电路的输入为高电平时，LED导通发光。解：LED正常发光需要几mA的电流，并且导通时的压降VF为1.6V。根据附录A查得，当VCC=5V时，VOL=0.33V，IOL(max)=4mA。

42、因此ID取值不能超过4mA。限流电阻的最小值为：768mA4V)33. 06 . 15(R-取电阻为810，电路如图810第65页/共71页3.6 门电路使用中的几个实际问题2. 机电性负载接口 用各种数字电路来控制机电性系统的功能,而机电系统所需的工作电压和工作电流比较大。要使这些机电系统正常工作，必须扩大驱动电路的输出电流以提高带负载能力，而且必要时要实现电平转移。 如果负载所需的电流比较大，则需要在数字电路的输出端与负载之间接入一个功率驱动器件。 如果负载所需的电流不特别大，可以将两个反相器并联作为驱动电路，并联后总的最大负载电流略小于单个门最大负载电流的两倍。第66页/共71页1. 多

43、余输入端的处理多余输入端的处理处理原则：保证输出逻辑关系正确。. 与门和与非门多余输入端处理如图，要实现 F = AB方案1，C接高电平，C=“1”F = AB1= AB方案2，C与B接在一起，C=BF = ABB= AB此种方法，需要前级门的扇出系数有富余。ABCF&. 或门和或非门多余输入端处理如图，要实现 F = A + BABCF1方案1，C接低电平，C=“0”F = A+B+0= A+B方案2，C与B接在一起，C=BF = A+B+B= A+B此种方法，需要前级门的扇出系数有富余。3.6 门电路使用中的几个实际问题3.6.3 抗干扰措施第67页/共71页1. 多余输入端的处理多余输入

44、端的处理处理方法：. TTL门输入高电平：多余端通过电阻R(约几千欧)接+VCC ，或者通过大于2 k的电阻接地；悬空相当输入高电平，但为防止引入干扰，通常不允许输入端悬空。 输入低电平：多余端通过小于500 的电阻接地或直接接地。. CMOS门输入高电平：多余端通过电阻或直接接+VDD； 输入低电平：多余端通过电阻接地或直接接地。不允许其输入端悬空。3.6 门电路使用中的几个实际问题3.6.3 抗干扰措施第68页/共71页3.6 门电路使用中的几个实际问题3.6.3 抗干扰措施2. 去耦合滤波电容 数字电路或数字系统往往由多片逻辑门电路构成，由一公共直流电源供电。这种电源非理想，存在一定的内阻，数字电路在高、低状态之间交替变化时，通过电源产生相互影响，可能是逻辑功能错乱。 一种常用的方法是采用去耦合滤波电容：.在本电路板电源与地之间加一个10100uF的大电容器；.每一个集成芯片的电源引脚附近(越近越好)与地之间加一个0.1uF的电容器。3. 接地与安装工艺 正确的接地技术对于降低电路噪声是很重要的。第69页/共71页作业作业 第70页/共71页感谢您的观看！第71页/共71页