2022年FPGA面试题 .pdf

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1、1、同步电路和异步电路的区别是什么？（仕兰微电子）异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO 或 RAM 的读写控制信号脉冲， 但它同时也用在时序电路中，此时它没有统一的时钟， 状态变化的时刻是不稳定的， 通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。同步电路是由时序电路 (寄存器和各种触发器 )和组合逻辑电路构成的电路， 其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK ，而所有的状态变化都是在时钟的上升沿(或下降沿 )完成的。比如

2、触发器，当上升延到来时，寄存器把端的电平传到输出端。在同步电路设计中一般采用D 触发器，异步电路设计中一般采用Latch。2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“ 开始 ”和“ 完成 ” 信号使之同步。由于异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4

3、处理器设计，也开始采用异步电路设计。3、什么是 线与逻辑，要实现它，在硬件特性上有什么具体要求（汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路） ，由于不用 oc 门可能使灌电流过大， 而烧坏逻辑门， 同时在输出端口应加一个上拉电阻。 （线或则是下拉电阻）4、什么是 Setup 和 Holdup 时间？（汉王笔试）5、setup和 holdup时间,区别.（南山之桥）6、解释 setup time和 hold time 的定义和在时钟信号延迟时的变化。 （未知）7、解释 setup和 hold time violation，画图说明，并说

4、明解决办法。 （威盛 VIA 2003.11.06 上海笔试试题）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 9 页 - - - - - - - - - 时间(Setup Time) 和保持时间（ Hold time） 。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。 保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF 将不能正确地采样到数据，将会出现 metastability 的情况。如果数据信号在时钟沿触发前后

5、持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中， 由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。三是增加选通电路在组合逻辑中， 由于多少输入信号变化先后不同、信号传输的路径不同， 或是各种器件延迟时间不同 （这种现象称为竞争） 都有可能造成输

6、出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试）常用逻辑电平： TTL 、CMOS、LVTTL 、LVCMOS 、ECL （Emitter Coupled Logic） 、PECL（Pseudo/Positive Emitter Coupled Logic ） 、LVDS（Low Voltage Differential Signaling） 、 GTL （Gunning Transceiver Logic ） 、 BTL （Backplane Transceiver Logic ） 、ETL （enh

7、anced transceiver logic ） 、 GTLP （Gunning Transceiver Logic Plus ） ； RS232、RS422、RS485（12V，5V，3.3V） ；TTL 和 CMOS 不可以直接互连，由于TTL是在 0.3-3.6V 之间， 而 CMOS 则是有在 12V 的有在 5V 的。 CMOS 输出接到 TTL是可以直接互连。 TTL 接到 CMOS 需要在输出端口加一上拉电阻接到5V 或者12V。cmos的高低电平分为 :Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol格 雷码 （编码）：从最低位起，依次将

8、每一位与左边一位异或(XOR) ，作为对应格雷码 该位的值，最左边一位不变(相当于左边是0)；格 雷码 -二进制码（解码） ：从左边第二位起，将每位与左边一位解码后的值异或，作为该位解码后的值（最左边一位依然不变）。16 触发器与锁存器的比较：1、latch 由电平触发，非同步控制。在使能信号有效时latch 相当于通路，在使能信号无效时 latch 保持输出状态。 DFF 由时钟沿触发，同步控制。2、latch对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；DFF 则不易产生毛刺。3、如果使用门电路来搭建latch和 DFF，则 latch 消耗的门资源比 DFF 要少，这是

9、latch比 DFF 优越的地方。所以，在ASIC 中使用latch的集成度比 DFF 高，但在 FPGA 中正好相反，因为FPGA 中没有标准的latch单元，但有 DFF 单元，一个 LATCH 需要多个 LE 才能实现。 latch是电平触发，相当于有一个使能端，名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 9 页 - - - - - - - - - 且在激活之后（在使能电平的时候）相当于导线了，随输出而变化。在非使能状态下是保持原来的信号，这就可以看出和flip

10、-flop 的差别，其实很多时候latch是不能代替 ff 的。4、latch将静态时序分析变得极为复杂。5、 目前 latch只在极高端电的路中使用， 如 intel 的 P4 等 CPU。FPGA 中有 latch单元，寄存器单元就可以配置成latch 单元，在 xilinx v2p 的手册将该单元成为register/latch单元，附件是 xilinx 半个 slice 的结构图。4 位全加器实现其思路是先定义一个半加器，然后再组成一位全加器，再组成4 位全加器。module halfadder(S,C,A,B); input A,B; output S,C; xor(S,A,B);

11、and(C,A,B); Endmodule input A,B,CI; wire S1,D1,D2; halfadder HA1(S1,D1,A,B); /调用半加器halfadder HA2(S,D2,S1,CI); or g1(CO,D2,D1); endmodule module 4bit_adder(S,C3,A,B,C_1); input3:0 A,B; input C_1; wire C0,C1,C2; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 9 页

12、- - - - - - - - - fulladder FA0(S0,C0,A0,B0,C_1), /调用 1 位全加器FA1(S1,C1,A1,B1,C0), FA2(S2,C2,A2,B2,C1), FA3(S3,C3,A3,B3,C2); endmodule module adder4(cout,sum,ina,inb,cin); output3:0 sum; output cout; input3:0 ina,inb; input cin; assign cout,sum=ina+inb+cin; endmodule 17 用 D 触发器实现 2 倍分频的 Verilog 描述？mod

13、ule divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule 16 RTL 仿真和门级仿真的异同？使用综合软件综合后生成的门级网表或者是实现后生成的门级模型进行仿真， 不加入时延文件的仿真就是门级仿真。可以检验综合后或实现后的功能是名师资料总结

14、- - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 9 页 - - - - - - - - - 否满足功能要求，其速度比代码功能仿真要慢，但是比时序仿真要快。在门级仿真的基础上加入时延文件“.sdf”文件的仿真就是时延仿真。优点是：比较真实的反映逻辑的时延与功能，缺点是速度比较慢， 如果逻辑比较大， 那么需要很长的时间。相同点就是其均是综合之后进行的仿真，都是为了对电路设计功能的一种验证。不同之处是一个加入了时序一个没有时序。PCI 总线的含义及特点？PCI（Peripheral Comp

15、onent Interconnect ）外围部件互连标准，它是目前个人电脑中使用最为广泛的接口， 是一种不依附于某个具体处理器的局部总线，PCI 总线的地址总线与数据总线是时分复用的， （1） 支持 10 台外设（2） 总线时钟频率 33.3MHz/66MHz （3） 最大数据传输速率133MB/s （4） 时钟同步方式（5）与 CPU 及时钟频率无关（6） 总线宽度32 位（5V）/64 位（3.3V）（7） 能自动识别外设PCI 总线的特点：数据总线 32 位，可扩充到 64 位。可进行突发（ burst)式传输。总线操作与处理器 -存储器子系统操作并行。总线时钟频率 33MHZ 或 66

16、MHZ，最高传输率可达528MB/S。可实现即插即用（ PNP） 。PCI 总线规范独立于微处理器，通用性好。PCI 设备可以完全作为主控设备控制总线。PCI 总线引线：高密度接插件，分基本插座（32 位）及扩充插座（ 64 位） 。电磁兼容设计的三大技术？电磁兼容设计（ EMC）是指电器设备产生的电磁骚扰不应超过其预期使用场合所允许的水平； 设备对电磁骚扰应该有较强的抗干扰水平，以保证电器设备在预期使用环境中可以正常运行。 电磁兼容的主要内容是围绕造成干扰的三要素进行的即，电磁骚扰源、传输途径和敏感设备。 为了实现此三要素主要采取三大技术：分别是，屏蔽、滤波和接地。SRAM、DRAM 和 F

17、LASH memory 的区别？名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 9 页 - - - - - - - - - SRAM 是英文 Static RAM 的缩写，它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。不像DRAM 内存那样需要刷新电路，每隔一段时间，固定要对DRAM 刷新充电一次，否则内部的数据即会消失，因此SRAM 具有较高的性能，但是SRAM 也有它的缺点，即它的集成度较低，相同容量的 DRAM 内存可以设计为较小的体积，但

18、是 SRAM 却需要很大的体积， 所以在主板上 SRAM 存储器要占用一部分面积优点，速度快，不必配合内存刷新电路，可提高整体的工作效率。缺点，集成度低，功耗较大，相同的容量体积较大，而且价格较高，少量用于关键性系统以提高效率。DRAM（Dynamic Random-Access Memory ） ，即动态随机存储器最为常见的系统内存。DRAM 只能将数据保持很短的时间。为了保持数据，DRAM 使用电容存储，所以必须隔一段时间刷新（ refresh）一次，如果存储单元没有被刷新，存储的信息就会丢失。FLASH memory 是非易失存储器 ,可以对称为块的存储器单元块进行擦写和再编程，与场效应

19、管一样，闪存也是一种电压控制型器件同步与异步传输的区别1,异步传输是面向字符的传输，而同步传输是面向比特的传输。2,异步传输的单位是字符而同步传输的单位是帧。3,异步传输通过字符起止的开始和停止码抓住再同步的机会，而同步传输则是以数据中抽取同步信息。4,异步传输对时序的要求较低，同步传输往往通过特定的时钟线路协调时序。5,异步传输相对于同步传输效率较低。 （有用位占的比例高）同步传输方式中发送方和接收方的时钟是统一的、字符与字符间的传输是同步无间隔的。异步传输方式并不要求发送方和接收方的时钟完全一样，字符与字符间的传输是异步的。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 9 页 - - - - - - - - -