计算机组成原理第四版课后习题答案完整版.docx

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1、 第一章1 比拟数字计算机和模拟计算机的特点解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的；数字计算机的特点：数值由数字量离散量来表示，运算按位进展。两者主要区分见P1 表1.1。2 数字计算机如何分类？分类的依据是什么？解：分类：数字计算机分为专用计算机和通用计算机。通用计算机又分为巨型机, 大型机, 中型机, 小型机, 微型机和单片机六类。分类依据：专用和通用是依据计算机的效率, 速度, 价格, 运行的经济性和适应性来划分的。通用机的分类依据主要是体积, 简易性, 功率损耗, 性能指标, 数据存储容量, 指令系统规模和机器价格等因素。3 数字计算机有那些主要应用？略4 冯. 诺

2、依曼型计算机的主要设计思想是什么？它包括哪些主要组成局部？解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序限制。存储程序：将解题的程序指令序列存放到存储器中；程序限制：限制器依次执行存储的程序，按指令功能限制全机协调地完成运算任务。主要组成局部有：限制器, 运算器, 存储器, 输入设备, 输出设备。5 什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB, MB, GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。单元地址：单元地址简称地址，在存储器中每个存储单元都有唯一的地址编

3、号，称为单元地址。数据字： 假设某计算机字是运算操作的对象即代表要处理的数据，那么称数据字。指令字： 假设某计算机字代表一条指令或指令的一局部，那么称指令字。 6 什么是指令？什么是程序？解：指令：计算机所执行的每一个根本的操作。程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。 7 指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的信息即为数据信息。8 什么是内存？什么是外存？什么是CPU？什么是适配器？简述其功能。解：内存：一般由半导体存储器构成，装在底版上，可干脆和CPU交换信息

4、的存储器称为内存储器，简称内存。用来存放常常运用的程序和数据。外存：为了扩大存储容量，又不使本钱有很大的提高，在计算机中还配备了存储容量更大的磁盘存储器和光盘存储器，称为外存储器，简称外存。外存可存储大量的信息，计算机须要运用时，再调入内存。 CPU：包括运算器和限制器。根本功能为：指令限制, 操作限制, 时间限制, 数据加工。适配器：连接主机和外设的部件，起一个转换器的作用，以使主机和外设协调工作。 9 计算机的系统软件包括哪几类？说明它们的用途。解：系统软件包括：1效劳程序：诊断, 排错等2语言程序：汇编, 编译, 说明等3操作系统4数据库管理系统用途：用来简化程序设计，简化运用方法，提高

5、计算机的运用效率，发挥和扩大计算机的功能及用途。 10 说明软件开展的演化过程。略11 现代计算机系统如何进展多级划分？这种分级观点对计算机设计会产生什么影响？解：多级划分图见P16图1.6。可分为：微程序设计级, 一般机器级, 操作系统级, 汇编语言级和高级语言级。用这种分级的观点来设计计算机，对保证产生一个良好的系统构造是有很大扶植的。12 为什么软件能够转化为硬件？硬件能够转化为软件？实现这种转化的媒介是什么？略13 计算机应用及应用计算机在概念上等价吗？用学科角度和计算机系统的层次构造来寿命你的观点。 略第二章1. 写出以下各数的原码, 反码, 补码, 移码表示用8位二进制数。其中MS

6、B是最高位又是符号位LSB是最低位。假如是小数，小数点在MSB之后；假如是整数，小数点在LSB之后。(1) -35/64 (2) 23/128 (3) -127 (4) 用小数表示-1 (5) 用整数表示-1(5) 令Y=-1=-0000001B Y原=10000001 Y反=11111110 Y补=11111111 Y移=011111112. 设X补= a0，a1，a2a6 , 其中ai取0或1，假设要x0.5,求a0，a1，a2，a6 的取值。解：a0= 1，a1= 0， a2，a6=11。3. 有一个字长为32位的浮点数，阶码10位包括1位阶符，用移码表示；尾数22位包括1位尾符用补码表

7、示，基数R=2。请写出：(1) 最大数的二进制表示；(2) 最小数的二进制表示；(3) 规格化数所能表示的数的范围；(4) 最接近于零的正规格化数及负规格化数。4. 将以下十进制数表示成浮点规格化数，阶码3位，用补码表示；尾数9位，用补码表示。1 27/642 -27/64解：127/64=11011B=0.011011B=0.11011B浮点规格化数 : 1111 01101100002 -27/64= -11011B= -0.011011B= -0.11011B浮点规格化数 : 1111 1001010000解：1先写出x和y的变形补码再计算它们的和x补=00.11011 y补=00.00

8、011x+y补=x补+y补=00.11011+00.00011=0.11110 x+y=0.1111B 无溢出。2先写出x和y的变形补码再计算它们的和x补=00.11011 y补=11.01011x+y补=x补+y补=00.11011+11.01011=00.00110 x+y=0.0011B 无溢出。3先写出x和y的变形补码再计算它们的和 x补=11.01010 y补=11.11111x+y补=x补+y补=11.01010+11.11111=11.01001 x+y= -0.10111B 无溢出7. 用原码阵列乘法器, 补码阵列乘法器分别计算XY。1X=0.11011 Y= -0.11111

9、2X=-0.11111 Y=-0.11011 故 xy原=1.11000 即 xy= -0.11000B余数为 0.11000B9. 设阶为5位(包括2位阶符), 尾数为8位(包括2位数符), 阶码, 尾数均用补码表示, 完成以下取值的X+Y，X-Y运算：1X=0.100101 Y=(-0.011110)2X=-0.010110 Y=(0.010110)解：1将y规格化得：y=(-0.111100)x浮=1101，00.100101 y浮=1101，11.000100 -y浮=1101，00.111100 对阶E补=Ex补+-Ey补=1101+0011=0000 Ex=Ey 尾数相加 相加 相

10、减00.100101 00.100101+ 11.000100 + 00.111100- -11.101001 01.100001x+y浮=1101,11.101001 左规 x+y浮=1100,11.010010 x+y=(-0.101110) x-y浮=1101,01.100001 右规 x-y浮=1110,00.1100001舍入处理得 x-y浮=1110,00.110001 x-y=0.1100012 x浮=1011，11.101010 y浮=1100，00.010110 -y浮=1100，11.101010 对阶E补=Ex补+-Ey补=1011+0100=1111 E= -1 x浮=

11、1100，11.110101(0) 尾数相加相加 相减11.110101(0) 11.110101(0)+ 00.010110 + 11.101010-00.001011(0) 11.011111(0)x+y浮=1100,00.001011(0) 左规 x+y浮=1010,00.1011000 x+y=0.1011Bx-y浮=1100,11.011111(0) x-y=-0.100001B13. 某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。1 串行进位方式 2 并行进位方式解 ：1串行进位方式：C1 = G1 + P1

12、 C0 其中： G1 = A1 B1 ， P1 = A1B1C2 = G2 + P2 C1 G2 = A2 B2 ， P2 = A2B2C3 = G3 + P3 C2 G3 = A3 B3 ， P3 = A3B3C4 = G4 + P4 C3 G4 = A4 B4 ， P4 = A4B4(2) 并行进位方式：C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0C4 = G4 + P4 G3 + P4 P3 G2 + P4 P3 P2 G1 + P4 P3 P2 P1 C0其中 G1-

13、G4 ，P1-P4 表达式及串行进位方式一样。14. 某机字长16位，运用四片74181组成ALU，设最低位序标注为0位，要求：1写出第5位的进位信号C6的逻辑表达式；2估算产生C6所需的最长时间； 3估算最长的求和时间。解：1 组成最低四位的74181进位输出为：C4=G+P C0 ，C0为向第0位的进位其中：G=y3+x3y2+x2x3y1+x1x2x3y0, P=x0x1x2x3所以 ：C5=y4+x4C4C6=y5+x5C5=y5+x5y4+x5x4C42 设标准门延迟时间为T，及或非门延迟时间为1.5T，那么进位信号C0由最低位传送至C6需经一个反相器，两级及或非门，故产生C6的最长

14、延迟时间为：T+21.5T=4T3最长求和时间应从施加操作数到ALU算起：第一片74181有3级及或非门产生限制参数x0，y0Cn+4,第二, 第三片74181共2级反相器和2级及或非门进位链，第四片74181求和逻辑1级及或非门和1级半加器，其延迟时间为3T，故总的加法时间为：T=31.5T+2T+21.5T+1.5T+1.5T+3T=14T17设A，B，C是三个16位的通用存放器，请设计一个16位定点补码运算器，能实现下述功能：1 ABA2 BCA, C高位积在存放器A中3 ABC商在存放器C中解：设计能完成加, 减, 乘, 除运算的16位定点补码运算器框图。分析各存放器作用：加 减 乘

15、除A 被加数和 同左 初始为0 被除数余数局部积乘积H除数B 加数 同左 被乘数C- - 乘数乘积L 商 A：累加器16位，具有输入, 输出, 累加功能及双向移位功能； B：数据存放器16位，具有输入, 输出功能； C：乘商存放器16位，具有输入, 输出功能及双向移位功能。画出框图：第三章1有一个具有20位地址和32位字长的存储器，问：1 该存储器能存储多少个字节的信息？2 假如存储器由512K8位SRAM芯片组成，须要多少芯片？3 须要多少位地址作芯片选择？解：1 220= 1M， 该存储器能存储的信息为：1M32/8=4MB21000/51232/8= 8片3 须要1位地址作为芯片选择。2

16、. 某64位机主存采纳半导体存储器，其地址码为26位，假设运用256K16位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板构造形式，问：1 每个模块板为1024K64位，共需几个模块板？2 个模块板内共有多少DRAM芯片3主存共需多少DRAM芯片 CPU如何选择各模块板？解：(1).共需模块板数为m：m=64 (块)(2). 每个模块板内有DRAM芯片数为n:n=(/) (64/16)=16 (片)(3) 主存共需DRAM芯片为：1664=1024 (片)每个模块板有16片DRAM芯片，容量为1024K64位，需20根地址线(A19A0)完成模块板内存储单元寻址。一共有64块模块板，

17、采纳6根高位地址线(A25A20)，通过6：64译码器译码产生片选信号对各模块板进展选择。3 用16K8位的DRAM芯片组成64K32位存储器，要求：(1) 画出该存储器的组成逻辑框图。(2) 设存储器读/写周期为0.5S, CPU在1S内至少要访问一次。试问采纳哪种刷新方式比拟合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：1组成64K32位存储器需存储芯片数为N=64K/16K32位/8位=16片 每4片组成16K32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号 ，逻辑框图如下所示：2依题意，采纳异步刷新方式较合

18、理，可满意CPU在1S内至少访问内存一次的要求。 设16K8位存储芯片的阵列构造为128行128列，按行刷新，刷新周期T=2ms，那么异步 刷新的间隔时间为： 那么两次刷新的最大时间间隔发生的示意图如下可见，两次刷新的最大时间间隔为15.5-0.5=15 (S)对全部存储单元刷新一遍所需时间为t Rt R 0.5128=64 (S)7某机器中，配有一个地址空间为0000H-3FFFH的ROM区域。现在再用一个RAM芯片(8K8)形成40K16位的RAM区域，起始地址为6000H,假定RAM芯片有和信号限制端。CPU的地址总线为A15-A0，数据总线为D15-D0，限制信号为R/(读/写)， (

19、访存)，要求：1 画出地址译码方案。2 将ROM及RAM同CPU连接。解：1依题意，主存地址空间分布如右图所示，可选用2片27128(16K8位)的EPROM作为ROM区；10片的8K8位RAM片组成40K16位的RAM区。27128需14位片内地址，而RAM需13位片内地址，故可用A15-A13三位高地址经译码产生片选信号,方案如下:28 存储器容量为64M，字长64位，模块数m = 8，分别用依次方式和穿插方式进展组织。存储周期T = 100ns,数据总线宽度为64位，总线周期 = 10ns .问依次存储器和穿插存储器的带宽各是多少？解：信息总量： q = 64位 8 =512位依次存储器

20、和穿插存储器读出8个字的时间分别是：t2 = m T = 8100ns =810 (s)t1 = T + (m - 1) = 100 + 710 = 1.7 10 (s)依次存储器带宽是：W2 = q / t2 = 512810 = 64 10位/ S穿插存储器带宽是：W1 = q / t1 = 5121.7 10= 301 10 位/ S9 CPU执行一段程序时, cache完成存取的次数为2420次，主存完成存取的次数为80次，cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。解：先求命中率hh=nc/(nc +nm )2420(24208

21、0)0.968那么平均访问时间为tata0.96840(1-0.968) 24046.4(ns)r 240406cache/主存系统的效率为ee1/r(1r)0.96886.210Cache存储周期40ns，主存存储周期200ns，Cache/主存系统平均访问时间为50ns，求Cache的命中率是多少？11主存容量为4MB，虚存容量为1GB，那么虚存地址和物理地址各为多少位？如页面大小为4KB，那么页表长度是多少？解：主存容量为4MB，虚存容量为1GB 4M 物理地址为22位又 1G 虚拟地址为30位页表长度为 1GB4KB230212=218=256K14假设主存只有a,b,c三个页框，组成

22、a进c出的FIFO队列，进程访问页面的序列是0,1,2.4,2,3,0,2,1.3,2号。用列表法求采纳LRU替换策略时的命中率。解：命中率为15从以下有关存储器的描述中，选择出正确的答案：A 多体穿插存储主要解决扩大容量问题；B 访问存储器的恳求是由CPU发出的；C Cache及主存统一编址，即主存空间的某一局部属于Cache;D Cache的功能全由硬件实现。解： D16从以下有关存储器的描述中，选择出正确的答案：A在虚拟存储器中，外存和主存一一样的方式工作，因此允许程序员用比主存空间大得 多的外存空间编程；B在虚拟存储器中，逻辑地址转换成物理地址是由硬件实现的，仅在页面失效时才由操 作系

23、统将被访问页面从外存调到内存，必要时还要先把被淘汰的页面内容写入外存；C存储爱护的目的是：在多用户环境中，既要防止一个用户程序出错而破坏系统软件或 其他用户程序，又要防止一个用户访问不是安排给他的主存区，以到达数据平安和保 密的要求。解：C第四章1ASCll码是7位，假如设计主存单元字长为32位，指令字长为12位，是否合理？为什么？解：指令字长设计为12位不是很合理。主存单元字长为32位，一个存储单元可存放4个ASCII码，余下4位可作为ASCII码的校验位每个ASCII码带一位校验位，这样设计还是合理的。但是，设计指令字长为12 位就不合理了，12位的指令码存放在字长32位的主存单元中，造成

24、19位不能用而奢侈了存储空间。2.假设某计算机指令长度为20位，具有双操作数, 单操作数, 无操作数三类指令形式，每个操作数地址规定用6位表示。问：假设操作码字段固定为8位，现已设计出m条双操作数指令，n条无操作数指令，在此状况下，这台计算机最多可以设计出多少条单操作数指令？解：这台计算机最多可以设计出256-m-n条单操作数指令3指令格式构造如下所示，试分析指令格式及寻址方式特点。解：指令格式及寻址方式特点如下： 单字长二地址指令； 操作码OP可指定=64条指令； RR型指令，两个操作数均在存放器中，源和目标都是通用存放器可分别指定16个存放器 之一； 这种指令格式常用于算术逻辑类指令。4指

25、令格式构造如下所示，试分析指令格式及寻址方式特点。解：指令格式及寻址方式特点如下： 双字长二地址指令； 操作码OP可指定=64条指令； RS型指令，两个操作数一个在存放器中16个存放器之一，另一个在存储器中； 有效地址通过变址求得：E=变址存放器 D，变址存放器可有16个。5指令格式构造如下所示，试分析指令格式及寻址方式特点。解：指令格式及寻址方式特点如下： 单字长二地址指令； 操作码OP可指定=16条指令； 有8个通用存放器，支持8种寻址方式； 可以是RR型指令, SS型指令, RS型指令, 6一种单地址指令格式如下所示，其中I为间接特征，X为寻址模式，D为形式地址。I，X，D组成该指令的操

26、作数有效地址E。设R为变址存放器，R1 为基值存放器，PC为程序计数器，请在下表中第一列位置填入适当的寻址方式名称。解： 干脆寻址 相对寻址 变址寻址 基址寻址 间接寻址 基址间址寻址7某计算机字长16位，主存容量为64K字，采纳单字长单地址指令，共有40条指令，试采纳干脆, 马上, 变址, 相对四种寻址方式设计指令格式。解：40条指令需占用操作码字段OP6位，这样指令余下长度为10位。为了覆盖主存640K字的地址空间，设寻址模式X2位，形式地址D8位，其指令格式如下： 寻址模式定义如下：X= 0 0 干脆寻址 有效地址 E=D干脆寻址为256个存储单元X= 0 1 马上寻址 D字段为操作数X

27、= 1 0 变址寻址 有效地址 E= (RX)D 可寻址64K个存储单元X= 1 1 相对寻址 有效地址 E=PCD 可寻址64K个存储单元其中RX为变址存放器16位，PC为程序计数器16位，在变址和相对寻址时，位移量D可正可负。8某机字长为32位，主存容量为1M，单字长指令,有50种操作码,采纳页面寻址, 马上, 干脆等寻址方式。CPU中有PC，IR，AR, DR和16个通用存放器，页面寻址可用PC高位局部及形式地址局部拼接成有效地址。问：1指令格式如何支配？2主存能划分成多少页面？每页多少单元？3能否增加其他寻址方式？解: 1依题意,指令字长32位，主存1M字，需20位地址A19-A0。5

28、0种操作码，需6位OP，指令 寻址方式Mode为2位，指定存放器Rn需4位。设有单地址指令, 双地址指令和零地址指 令，现只探讨前二种指令。单地址指令的格式为：Mode=00时为马上寻址方式，指令的230位为马上数；Mode=01时为干脆寻址方式，指令的190位为有效地址。双地址指令的格式为：Mode1=01时为存放器干脆寻址方式，操作数S=(Rn)；Mode1=11时为存放器间址寻址方式, 有效地址E=(Rn)。Mode2=00时为马上寻址方式，指令的13-0位为马上数；Mode2=01时为页面寻址方式；Mode2=10时为变址寻址方式，E=(Rn)+D；Mode2=11时为变址间址寻址方式

29、, E=(Rn)+D)。2由于页面寻址方式时，D为14位，所以页面大小应为16K字，那么1M字可分为 64个页面。可由PC的高6位指出页面号。3能增加其它寻址方式，例上述间址方式, 变址间址寻址方式。14. 从以下有关RISC的描述中，选择正确答案。A.采纳RISC技术后，计算机的体系构造又复原到早期的比拟简洁的状况。B.为了实现兼容，新设计的RISC，是从原来CISC系统的指令系统中选择一局部实现的。CRISC的主要目标是削减指令数，提高指令执行效率。DRISC设有乘, 除法指令和浮点运算指令。 解： C15. 依据操作数所在位置，指出其寻址方式填空：1操作数在存放器中，为A寻址方式。2操作

30、数地址在存放器，为B寻址方式。3操作数在指令中，为C寻址方式。4操作数地址主存在指令中，为D寻址方式5操作数的地址，为某一存放器内容及位移量之和可以是E，F，G寻址方式。解：A：存放器干脆； B： 存放器间接； C：马上；D： 干脆； E：相对； F：基值；G：变址第五章1请在括号内填入适当答案。在CPU中：(1) 保存当前正在执行的指令的存放器是指令存放器IR；(2) 保存当前刚要执行的指令地址的存放器是(程序计数器PC)；(3) 算术逻辑运算结果通常放在通用存放器 和数据缓冲存放器DR 。2参见以下图课本P166图5.15的数据通路。画出存数指令STA R1 ，(R2)的指令周期 流程图，

31、其含义是将存放器R1的内容传送至R2为地址的主存单元中。标出各微操作信 号序列。解：STA R1 ，(R2)指令是一条存数指令，其指令周期流程图如以下图所示：3参见课本P166图5.15的数据通路，画出取数指令LDAR3，RO的指令周期流程图， 其含义是将(R3)为地址的主存单元的内容取至存放器R0中，标出各微操作限制信号序列。5假如在一个CPU周期中要产生3个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,试画出 时序产生器逻辑图。解：节拍脉冲T1 ，T2 ，T3 的宽度实际等于时钟脉冲的周期或是它的倍数，此时T1 = T3 =200ns ， T2 = 400 n

32、s ，所以主脉冲源的频率应为 f = 1 / T1 =5MHZ 。为了消退节拍脉冲上的毛刺，环 型脉冲发生器可采纳移位存放器形式。以下图画出了题目要求的逻辑电路图和时序信号关系。依据关 系，节拍脉冲T1 ，T2 ，T3 的逻辑表达式如下：T1 = C1 ， T2 = ， T3 = 6假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是全部指 令公用的。微指令长度为32位，请估算限制存储器容量。解：微指令条数为：4-180+1=241条 取控存容量为：25632位=1KB7. 某ALU器件运用模式限制码M，S3，S2，S1，C来限制执行不同的算术运算和逻辑操作。 下表列出

33、各条指令所要求的模式限制码，其中y为二进制变量，F为0或1任选。 试以指令码A，B，H，D，E，F，G为输入变量，写出限制参数M，S3，S2，S1，C的逻 辑表达式。解： M=G S3=H+D+F S2=1 C=H+D+(E+F)y8某机有8条微指令I1-I8，每条微指令所包含的微吩咐限制信号如下表所示。 a-j分别对应10种不同性质的微吩咐信号。假设一条微指令的限制字段为8位，请支配微指 令的限制字段格式。解：经分析，e ,f ,h和b, i, j可分别组成两个小组或两个字段，然后进展译码，可得六个 微吩咐信号，剩下的a, c, d, g 四个微吩咐信号可进展干脆限制，其整个限制字段组成如

34、下：11.某机采纳微程序限制方式，其限制存储器容量为 51248(位)。微程序可在整个控 制存储器中实现转移，可限制微程序转移的条件共4个，微指令采纳水平型格式，后继微 指令地址采纳断定方式。请问: 1微指令中的三个字段分别应为多少位？ 2画出围绕这种微指令格式的微程序限制器逻辑框图。解：l假设判别测试字段中每一位作为一个判别标记，那么由于有4个转移条件，故该字段为4位； 又因为控存容量为512单元，所以下地址字段为9位，。微吩咐字段那么是：4849= 35位。2对应上述微指令格式的微程序限制器逻辑框图如以下图所示。其中微地址存放器对应下地址 字，P字段即为判别测试字段，限制字段即为微吩咐字段

35、，后两局部组成微指令存放器。地 址转移逻辑的输入是指令存放器的OP码, 各种状态条件以及判别测试字段所给的判别标记某一位为1，其输出用于限制修改微地址存放器的适当位数，从而实现微程序的分支转移此例微指令的后继地址采纳断定方式。12今有4级流水线分别完成取值, 指令译码并取数, 运算, 送结果四步操作，今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。请问：1流水线的操作周期应设计为多少？2假设相邻两条指令发生数据相关，而且在硬件上不实行措施，那么第二条指令要 推迟多少时间进展。3假如在硬件设计上加以改良，至少需推迟多少时间？解：(1) 流水线的操作时钟周期 t应按四步操

36、作中最长时间来考虑, 所以t=100ns；(2) 两条指令发生数据相关冲突状况：:ADD R1,R2,R3 ; R2+R3R1SUB R4,R1,R5 ; R1-R5R4两条指令在流水线中执行状况如下表所示:ADD指令在时钟4时才将结果写入存放器R1中, 但SUB指令在时钟3时就需读存放器R1了，明显发生数据相关，不能读到所需数据，只能等待。假如硬件上不实行措施,第2条指令SUB至少应推迟2个操作时钟周期，即t=2100ns=200ns；(3)假如硬件上加以改良(实行旁路技术),这样只需推迟1个操作时钟周期就能得到所需数据， 即t=100ns。15用定量描述法证明流水计算机比非流水计算机具有更

37、高的吞吐率。解：衡量并行处理器性能的一个有效参数是数据带宽最大吞吐量，它定义为单位时间内可以产生的最大运算结果个数。设P1是有总延时T1的非流水处理器，故其带宽为1/T1。又设Pm是相当于P1 m 段流水处理器延迟时间Tr，故Pm的带宽为1/Tc+Tr。假如Pm是将P1划分成一样延迟的假设干段形成的，那么T1mTc 因此P1的带宽接近于1/mTc，由此可见，当mTcTc+Tr满意时，Pm比P1具有更大的带宽。16. 流水线中有三类数据相关冲突：写后读RAW相关；读后写WAR相关；写后写WAW相关。推断以下三组指令各存在哪种类型的数据相关。 (1) I1 LAD R1，A ； MAR1，MA是存

38、储器单元 I2 ADD R2，R1 ；R2+R1R2(2) I3 ADD R3，R4 ；R3+R4R3 I4 MUL R4，R5 ；R4R5 R4(3) I5 LAD R6，B ； MBR6，MB是存储器单元 I6 MUL R6，R7 ；R6R7 R6解：1写后读RAW相关；2读后写WAR相关，但不会引起相关冲突；3写后读RAW相关, 写后写WAW相关17参考教科书图5.42所示的超标量流水线构造模型，现有如下6条指令序列：I1 LAD R1, B; M(B) R1,M(B)是存储器单元I2 SUB R2, R1; (R2)(R1) R2I3 MUL R3, R4; (R3)(R4) R3I4

39、 ADD R4, R5; (R4)(R5) R4I5 LAD R6, A; M(A) R6,M(A)是存储器单元I6 ADD R6, R7; (R6)(R7) R6请画出：1 按序放射按序完成各段推动状况图。2 按序放射按序完成的流水线时空图。解：1(2)第六章1比拟单总线, 双总线, 三总线构造的性能特点。3. 用异步通信方式传送字符A和8，数据有7位，偶校验1 位。起始位1位,停顿位l位，请分别画出波形图。解： 字符A的ASCII码为 41H=1000001B； 字符8的ASCII码为 38H=0111000B； 串行传送波形图为：注： B：起始位 C：校验位 S：停顿位 8同步通信之所以比异步通信具有较高的传输频率,是因为同步通信_。A.不须要应答信号；B.总线长度较短；C.用一个公共时钟信号进展同步；D.各部件存取时间比拟接近。解： C9. 在集中式总线仲裁中，_方式响应时间最快，_方式对_最敏感。A.菊花链方式 B.独立恳求方式 C.电路故障 D.计数器定时查询方式解： B A C10. 采月串行接口进展7位ASCII码传送，带有1位奇校验位，l位起始位和1位停顿位,当传输率为9600波特时，字符传送速率为_。A.960 B.873. C.1372 D.480