计算机组成原理习题答案蒋本珊.docx

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1、第一章 电子数字计算机和电子模拟计算机的区分在哪里？解：电子数字计算机中处理的信息是在时间上离散的数字量，运算的过程是不连续的；电子模拟计算机中处理的信息是连续变更的物理量，运算的过程是连续的。 冯 诺依曼计算机的特点是什么？ 其中最主要的一点是什么？解：冯 诺依曼计算机的特点如下： 计算机指硬件应由运算器, 存储器, 限制器, 输入设备和输出设备五大根本部件组成； 计算机内部采纳二进制来表示指令和数据； 将编好的程序和原始数据事先存入存储器中，然后再启动计算机工作。第 点是最主要的一点。 计算机的硬件是由哪些部件组成的？ 它们各有哪些功能？解：计算机的硬件应由运算器, 存储器, 限制器, 输

2、入设备和输出设备五大根本部件组成。它们各自的功能是： 输入设备：把人们编好的程序和原始数据送到计算机中去，并且将它们转换成计算机内部所能识别和承受的信息方式。 输出设备：将计算机的处理结果以人或其他设备所能承受的形式送出计算机。 存储器：用来存放程序和数据。 运算器：对信息进展处理和运算。 限制器：依据人们预先确定的操作步骤，限制整个计算机的各部件有条不紊地自开工作。 什么叫总线？ 简述单总线构造的特点。解：总线是一组能为多个部件效劳的公共信息传送线路，它能分时地发送及接收各部件的信息。单总线构造即各大部件都连接在单一的一组总线上，这个总线被称为系统总线。CPU 及主存, CPU 及外设之间可

3、以干脆进展信息交换，主存及外设, 外设及外设之间也可以干脆进展信息交换，而无须经过CPU 的干预。 简洁描述计算机的层次构造，说明各层次的主要特点。解：现代计算机系统是一个硬件及软件组成的综合体，可以把它看成是按功能划分的多级层次构造。第 级为硬件组成的实体。第 级是微程序级。这级的机器语言是微指令集，程序员用微指令编写的微程序一般是干脆由硬件执行的。第 级是传统机器级。这级的机器语言是该机的指令集，程序员用机器指令编写的程序可以由微程序进展说明。第 级是操作系统级。从操作系统的根本功能来看，一方面它要干脆收理传统机器中的软硬件资源，另一方面它又是传统机器的延长。第 级是汇编语言级。这级的机器

4、语言是汇编语言，完成汇编语言翻译的程序叫做汇编程序。第 级是高级语言级。这级的机器语言就是各种高级语言，通常用编译程序来完成高级语言翻译的工作。第 级是应用语言级。这一级是为了使计算机满意某种用途而特地设计的，因此这一级语言就是各种面对问题的应用语言。 计算机系统的主要技术指标有哪些？解：计算机系统的主要技术指标有：机器字长, 数据通路宽度, 主存容量和运算速度等。机器字长是指参及运算的数的根本位数，它是由加法器, 存放器的位数确定的。数据通路宽度是指数据总线一次所能并行传送信息的位数。主存容量是指主存储器所能存储的全部信息量。运算速度及机器的主频, 执行什么样的操作, 主存本身的速度等很多因

5、素有关。第二章 设机器数的字长 位含 位符号位 ，分别写出以下各二进制数的原码, 补码和反码： ， ， ， ， ， ， ， 。 以下数的原码表示，分别写出它们的补码表示：X 原 ，X 原 。解：X 补 ，X 补 。 以下数的补码表示，分别写出它们的真值： X 补 ， X 补 。解： X ，X 。 一个n 位字长的二进制定点整数，其中 位为符号位，分别写出在补码和反码两种状况下： 模数； 最大的正数； 最负的数； 符号位的权； 的表示形式； 的表示形式。 某机字长 位，问在以下几种状况下所能表示数值的范围： 无符号整数； 用原码表示定点小数； 用补码表示定点小数； 用原码表示定点整数； 用补码表

6、示定点整数。 某机字长 位，试分别写出无符号整数和带符号整数补码的表示范围用十进制数表示 。 某浮点数字长 位，其中阶符 位，阶码数值 位，数符 位，尾数数值 位，阶码以 为底，阶码和尾数均用补码表示。它所能表示的最大正数是多少？ 最小规格化正数是多少？ 肯定值最大的负数是多少？ 某浮点数字长 位，其中阶码局部 位含 位阶符 ，移码表示，以 为底；尾数局部 位含 位数符，位于尾数最高位 ，补码表示，规格化。分别写出以下各题的二进制代码及十进制真值。 非零最小正数； 最大正数； 肯定值最小负数； 肯定值最大负数。 一浮点数，其阶码局部为p 位，尾数局部为q 位，各包含 位符号位，均用补码表示；尾

7、数基数r ，该浮点数格式所能表示数的上限, 下限及非零的最小正数是多少？ 写数据的机器层次表示出表达式。 假设上题尾数基数r ，按上述要求写出表达式。 某浮点数字长 位，格式如下。其中阶码局部 位，以 为底，移码表示；尾数局部一共 位含 位数符 ，补码表示。现有一浮点代码为CAE ，试写出它所表示的十进制真值。 试将 用IEEE 短浮点数格式表示出来。 将以下十进制数转换为IEEE 短浮点数： 将以下IEEE 短浮点数转换为十进制数： ； ； ； ； ； 。 对以下ASCII 码进展译码： ， ， ， ， ， ， 以以下形式表示 。 码； 余 码； 码； 二进制数。 填写以下代码的奇偶校验位，

8、现设为奇校验： 解： 个代码的校验位分别是 ， ， 。 下面数据块约定：横向校验, 纵向校验均为奇校验，请指出至少有多少位出错。 求有效信息位为 的海明校验码。 设计算机打算传送的信息是： ，生成多项式是X X ，计算校验位，写出CRC 码。第三章 指令长度和机器字长有什么关系？ 半字长指令, 单字长指令, 双字长指令分别表示什么意思？解：指令长度及机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。 零地址指令的操作数来自哪里？

9、 一地址指令中，另一个操作数的地址通常可采纳什么寻址方式获得？ 各举一例说明。解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。双操作数的一地址指令的另一个操作数通常可采纳隐含寻址方式获得，即将另一操作数预先存放在累加器中。例如，前述零地址和一地址的加法指令。 某机为定长指令字构造，指令长度 位；每个操作数的地址码长 位，指令分为无操作数, 单操作数和双操作数三类。假设双操作数指令已有K 种，无操作数指令已有L种，问单操作数指令最多可能有多少种？ 上述三类指令各自允许的最大指令条数是多少？ 设某机为定长指令字构造，指令长度 位，每个地址码占 位，试提出一种安排方案，使该指令系统包含： 条

10、三地址指令， 条二地址指令， 条单地址指令。 指令格式同上题，能否构成：三地址指令 条，单地址指令 条，零地址指令 条？ 为什么？ 指令中地址码的位数及干脆访问的主存容量和最小寻址单位有什么关系？66 解：主存容量越大，所需的地址码位数就越长。对于一样容量来说，最小寻址单位越小，地址码的位数就越长。 试比拟间接寻址和存放器间址。解：间接寻址方式的有效地址在主存中，操作数也在主存中；存放器间址方式的有效地址在存放器中，操作数在主存中。所以间接寻址比拟慢。 试比拟基址寻址和变址寻址。解：基址寻址和变址寻址在形成有效地址时所用的算法是一样的，但是它们两者事实上是有区分的。一般来说，变址寻址中变址存放

11、器供应修改量可变的 ，而指令中供应基准值固定的 ；基址寻址中基址存放器供应基准值固定的 ，而指令中供应位移量可变的 。这两种寻址方式应用的场合也不同，变址寻址是面对用户的，用于访问字符串, 向量和数组等成批数据；而基址寻址面对系统，主要用于逻辑地址和物理地址的变换，用以解决程序在主存中的再定位和扩大寻址空间等问题。在某些大型机中，基址存放器只能由特权指令来管理，用户指令无权操作和修改。 某机字长为 位，主存容量为K 字，采纳单字长单地址指令，共有 条指令。假设有干脆寻址, 间接寻址, 变址寻址, 相对寻址四种寻址方式，试设计其指令格式。解：操作码 位，寻址方式 位，地址码 位。 某机字长为 位

12、，主存容量为K 字，指令格式为单字长单地址，共有 条指令。试说明： 假设只采纳干脆寻址方式，指令能访问多少主存单元？ 为扩大指令的寻址范围，可采纳干脆间接寻址方式，假设只增加一位干脆间接标记，指令可寻址范围为多少？ 指令干脆寻址的范围为多少？ 采纳页面寻址方式，假设只增加一位ZC零页现行页标记，指令寻址范围为多少？ 指令干脆寻址范围为多少？ 采纳 , 两种方式结合，指令的寻址范围为多少？ 指令干脆寻址范围为多少？ 设某机字长 位，CPU 有 个 位的通用存放器，设计一个能容纳 种操作的单字长指令系统。 假如是存储器间接寻址方式的存放器 存储器型指令，能干脆寻址的最大主存空间是多少？ 假如采纳通

13、用存放器作为基址存放器，能干脆寻址的最大主存空间又是多少？解：因为计算机中共有 条指令，所以操作码占 位； 个通用存放器，存放器编号占 位；其余局部为地址码或标记位。 假如是存储器间接寻址方式的存放器 存储器型指令，操作码 位，存放器编号 位，间址标记 位，地址码 位，干脆寻址的最大主存空间是字。 假如采纳通用存放器作为基址存放器，能干脆寻址的最大主存空间是 字。 某小型机字长为 位，其双操作数指令的格式如下：其中：OP 为操作码，R 为通用存放器地址。试说明以下各种状况下能访问的最大主存区域有多少机器字？ A 为马上数。 A 为干脆主存单元地址。 A 为间接地址非多重间址 。 A 为变址寻址

14、的形式地址，假定变址存放器为R 字长为 位 。解： 个机器字。 个机器字。 个机器字。 个机器字。 计算以下 条指令的有效地址指令长度为 位 。 Q Q Q Q 举例说明哪几种寻址方式除去取指令以外不访问存储器？ 哪几种寻址方式除去取指令外只需访问一次存储器？ 完成什么样的指令，包括取指令在内共访问 次存储器？解：除去取指令以外不访问存储器：马上寻址，存放器寻址。除去取指令外只需访问一次存储器：干脆寻址，存放器间接寻址，变址寻址，基址寻址，相对寻址，页面寻址。二级间接寻址包括取指令在内共访问 次存储器。 设相对寻址的转移指令占两个字节，第一个字节是操作码，第二个字节是相对位移量，用补码表示。假

15、设当前转移指令第一字节所在的地址为2000H ，且CPU 每取一个字节便自动完成PC PC 的操作。试问当执行JMP * 和JMP * 指令 倡为相对寻址特征时，转移指令第二字节的内容各为多少？ 转移的目的地址各是什么？解：转移指令第二字节的内容分别为：00001000，11110111转移的目的地址分别为：AH ，FFH 。20什么叫主程序和子程序？ 调用子程序时还可采纳哪几种方法保存返回地址？ 画图说明调用子程序的过程。解：主程序就是指通常的程序，而子程序是一组可以公用的指令序列，只要知道子程序的入口地址就能调用它。保存返回地址的方法有多种： 用子程序的第一个字单元存放返回地址。转子指令把

16、返回地址存放在子程序的第一个字单元中，子程序从第二个字单元开场执行。返回时将第一个字单元地址作为间接地址，采纳间址方式返回主程序。 用存放器存放返回地址。转子指令先把返回地址放到某一个存放器中，再由子程序将存放器中的内容转移到另一个平安的地方。 用堆栈保存返回地址。调用子程序的过程如图唱 所示，此时返回地址保存在堆栈中。21 在某些计算机中，调用子程序的方法是这样实现的：转子指令将返回地址存入子程序的第一个字单元，然后从第二个字单元开场执行子程序，请答复以下问题： 为这种方法设计一条从子程序转到主程序的返回指令。 在这种状况下，怎么在主, 子程序间进展参数的传递？ 上述方法是否可用于子程序的嵌

17、套？ 上述方法是否可用于子程序的递归即某个子程序自己调用自己 ？ 假如改用堆栈方法，是否可实现 所提出的问题？解： 返回指令通常为零地址指令。返回地址保存在堆栈中，执行返回指令时自动从堆栈中弹出。而目前返回地址是保存在子程序的第一个单元中，故此时返回指令不能再是零地址指令了，而应当是一地址指令。如：间接寻址可找到返回地址，然后无条件转移到返回的位置。 在这种状况下，可利用存放器或主存单元进展主, 子程序间的参数传递。 可以用于子程序的嵌套多重转子 。因为每个返回地址都放在调用的子程序的第一个单元中。 不行以用于子程序的递归，因为当某个子程序自己调用自己时，子程序第一个单元的内容将被破坏。 假如

18、改用堆栈方法，可以实现子程序的递归，因堆栈具有后进先出的功能。第四章 证明在全加器里，进位传递函数。解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位的进位。进位表达式为欲证明，也就是要证明用卡诺图法，图-a和-b分别是两个逻辑表达式的卡诺图。两个卡诺图一样，两个逻辑表达式就相等，那么进位传递函数的两种形式相等。 某加法器采纳组内并行, 组间并行的进位链， 位一组，写出进位信号C 的逻辑表达式。 设计一个 位先行进位加法器，每 位为一组，采纳两级先行进位线路。 X 和Y ，试用它们的变形补码计算出X Y ，并指出结果是否溢出。 X ，Y X ，Y X ，Y X ，Y X

19、和Y ，试用它们的变形补码计算出X Y ，并指出结果是否溢出。 X ，Y X ，Y X ，Y X ，Y 9 设以下数据长 位，包括 位符号位，采纳补码表示，分别写出每个数据右移或左移 位之后的结果。 分别用原码乘法和补码乘法计算X Y 。 X ，Y X ，Y X Y ，过程略。 依据补码两位乘法规那么推导出补码 位乘法的规那么。解：先依据补码 位乘法推出补码 位乘法规那么，再依据补码 位乘法推出补码位乘法规那么。 分别用原码和补码加减交替法计算X Y 。 X ，Y X ，Y X ，Y X ，Y 设浮点数的阶码和尾数局部均用补码表示，依据浮点数的运算规那么，计算以下各题： 设浮点数的阶码和尾数局

20、部均用补码表示，依据浮点数的运算规那么，计算以下各题： 用流程图描述浮点除法运算的算法步骤。 设计一个 位 码加法器。解：设 位被加数为A A A A ，加数为B B B B 。5421码的校正关系如表-所示。第五章 如何区分存储器和存放器？ 两者是一回事的说法对吗？解：存储器和存放器不是一回事。存储器在CPU 的外边，特地用来存放程序和数据，访问存储器的速度较慢。存放器属于CPU 的一局部，访问存放器的速度很快。 存储器的主要功能是什么？ 为什么要把存储系统分成假设干个不同层次？ 主要有哪些层次？解：存储器的主要功能是用来保存程序和数据。存储系统是由几个容量, 速度和价格各不一样的存储器用硬

21、件, 软件, 硬件及软件相结合的方法连接起来的系统。把存储系统分成假设干个不同层次的目的是为了解决存储容量, 存取速度和价格之间的冲突。由高速缓冲存储器, 主存储器, 协助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache 主存存储层次Cache 存储系统 ；主存和辅存间称为主存 辅存存储层次虚拟存储系统 。 什么是半导体存储器？ 它有什么特点？解：采纳半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。半导体存储器具有容量大, 速度快, 体积小, 牢靠性高等特点。半导体随机存储器存储的信息会因为断电而丢失。 SRAM 记忆单元电路的工作原理是什么？

22、它和DRAM 记忆单元电路相比有何异同点？解：SRAM 记忆单元由 个MOS 管组成，利用双稳态触发器来存储信息，可以对其进展读或写，只要电源不断电，信息将可保存。DRAM 记忆单元可以由 个和单个MOS管组成，利用栅极电容存储信息，须要定时刷新。 动态RAM 为什么要刷新？ 一般有几种刷新方式？ 各有什么优缺点？解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被渐渐泄放掉，因此每隔肯定的时间必需向栅极电容补充一次电荷，这个过程就叫做刷新。常见的刷新方式有集中式, 分散式和异步式 种。集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比拟

23、高；但有死区，而且存储容量越大，死区就越长。分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。异步方式虽然也有死区，但比集中方式的死区小得多，而且削减了刷新次数，是比拟好用的一种刷新方式。 一般存储芯片都设有片选端 ，它有什么用途？解：片选线用来确定该芯片是否被选中。，芯片被选中；1，芯片不选中。 DRAM 芯片和SRAM 芯片通常有何不同？解：主要区分有： DRAM 记忆单元是利用栅极电容存储信息；SRAM 记忆单元利用双稳态触发器来存储信息。 DRAM 集成度高，功耗小，但存取速度慢，一般用来组成大容量主存系统；SRAM

24、的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器和小容量主存系统。 SRAM 芯片须要有片选端 ，DRAM 芯片可以不设，而用行选通信号, 列选通兼作片选信号。 SRAM 芯片的地址线干脆及容量相关，而DRAM 芯片常采纳了地址复用技术，以削减地址线的数量。 有哪几种只读存储器？ 它们各自有何特点？解：MROM ：牢靠性高，集成度高，形成批量之后价格廉价，但用户对制造厂的依靠性过大，敏捷性差。PROM ：允许用户利用特地的设备编程器写入自己的程序，但一旦写入后，其内容将无法变更。写入都是不行逆的，所以只能进展一次性写入。EPROM ：不仅可以由用户利用编程器写入信息，而且可

25、以对其内容进展屡次改写。EPROM 又可分为两种：紫外线擦除UVEPROM和电擦除EEPROM 。闪速存储器：既可在不加电的状况下长期保存信息，又能在线进展快速擦除及重写，兼备了EEPROM 和RAM 的优点。 说明存取周期和存取时间的区分。解：存取周期是指主存进展一次完整的读写操作所需的全部时间，即连续两次访问存储器操作之间所须要的最短时间。存取时间是指从启动一次存储器操作到完成该操作所经验的时间。存取周期肯定大于存取时间。 一个K 的存储芯片须要多少根地址线, 数据输入线和输出线？解：须要 根地址线， 根数据输入和输出线。 某机字长为 位，其存储容量是KB ，按字编址的寻址范围是多少？ 假

26、设主存以字节编址，试画出主存字地址和字节地址的安排状况。解：某机字长为 位，其存储容量是KB ，按字编址的寻址范围是KW 。假设主存以字节编址，每一个存储字包含 个单独编址的存储字节。假设采纳大端方案，即字地址等于最高有效字节地址，且字地址总是等于 的整数倍，正好用地址码的最末两位来区分同一个字中的 个字节。主存字地址和字节地址的安排状况如图- 所示。 一个容量为K 位的存储器，其地址线和数据线的总和是多少？ 中选用以下不同规格的存储芯片时，各须要多少片？K位，K位，K位，1K位，K位，K位。解：地址线 根，数据线 根，共 根。假设选用不同规格的存储芯片，那么须要：K位芯片片，K位芯片片，K位

27、芯片片，K位芯片片，K位芯片16片，K位芯片 片。 现有 的存储芯片，假设用它组成容量为K 的存储器。试求： 实现该存储器所需的芯片数量？ 假设将这些芯片分装在假设干块板上，每块板的容量为K ，该存储器所需的地址线总位数是多少？ 其中几位用于选板？ 几位用于选片？ 几位用作片内地址？解： 需 的芯片 片。 该存储器所需的地址线总位数是位，其中位用于选板，位用于选片，10位用作片内地址。 某机字长 位，现采纳半导体存储器作主存，其地址线为 位，假设运用K 的SRAM 芯片组成该机所允许的最大主存空间，并采纳存储模板构造形式。 假设每块模板容量为K ，共需多少块存储模板？ 画出一个模板内各芯片的连

28、接逻辑图。解： 依据题干可知存储器容量为 KB ，故共需 块存储模板。 一个模板内各芯片的连接逻辑图如图- 所示。 某半导体存储器容量K ，可选SRAM 芯片的容量为K ；地址总线A A 低 ，双向数据总线D D 低 ，由RW线限制读写。请设计并画出该存储器的逻辑图，并注明地址安排, 片选逻辑及片选信号的极性。解：存储器的逻辑图及图唱 很相像，区分仅在于地址线的连接上，故省略。地址安排如下： 现有如下存储芯片：K 的ROM , K 的RAM , K 的ROM 。假设用它们组成容量为KB 的存储器，前KB 为ROM ，后KB 为RAM ，CPU 的地址总线 位。 各种存储芯片分别用多少片？ 正确

29、选用译码器及门电路，并画出相应的逻辑构造图。 指出有无地址重叠现象。解： 须要用K 的ROM 芯片 片，K 的RAM 芯片片。不能运用K 的ROM 芯片，因为它大于ROM 应有的空间。 各存储芯片的地址安排如下： 用容量为K 的DRAM 芯片构成KB 的存储器。 画出该存储器的构造框图。 设存储器的读写周期均为 s ，CPU 在s 内至少要访存一次，试问采纳哪种刷新方式比拟合理？ 相邻两行之间的刷新间隔是多少？ 对全部存储单元刷新一遍所需的实际刷新时间是多少？解： 存储器的构造框图如图- 所示。 因为要求CPU 在s 内至少要访存一次，所以不能运用集中刷新方式，分散和异步刷新方式都可以运用，但

30、异步刷新方式比拟合理。相邻两行之间的刷新间隔 最大刷新间隔时间 行数 ms s 。取 s ，即进展读或写操作 次之后刷新一行。对全部存储单元刷新一遍所需的实际刷新时间 s s 有一个 位机，采纳单总线构造，地址总线 位A A ，数据总线 位D D ，限制总线中及主存有关的信号有MREQ低电平有效允许访存和RW高电平为读吩咐，低电平为写吩咐 。主存地址安排如下：从 为系统程序区，由ROM 芯片组成；从 为用户程序区；最终最大地址K 地址空间为系统程序工作区。上述地址均用十进制表示，按字节编址。现有如下存储芯片：K 的ROM ，K , K , K , K 的SRAM 。请从上述规格中选用芯片设计该

31、机主存储器，画出主存的连接框图，并请留意画出片选逻辑及及CPU 的连接。解：依据CPU 的地址线, 数据线，可确定整个主存空间为K 。系统程序区由ROM 芯片组成；用户程序区和系统程序工作区均由RAM 芯片组成。共需：K 的ROM 芯片 片，K 的SRAM 芯片 片，K 的SRAM 芯片 片。主存地址安排如图- 所示，主存的连接框图如图- 所示。 某半导体存储器容量KB ，其中固化区KB ，可选EPROM 芯片为K ；可随机读写区KB ，可选SRAM 芯片有：K , K , K 。地址总线A A A 为最低位 ，双向数据总线D D D 为最低位 ，RW限制读写，MREQ为低电平常允许存储器工作

32、信号。请设计并画出该存储器逻辑图，注明地址安排, 片选逻辑, 片选信号极性等。 某机地址总线 位A A A 为最低位 ，访存空间KB 。外围设备及主存统一编址，IO 空间占用FC FFFFH 。现用 芯片K 构成主存储器，请设计并画出该存储器逻辑图，并画出芯片地址线, 数据线及总线的连接逻辑以及行选信号及列选信号的逻辑式，使访问IO 时不访问主存。动态刷新逻辑可以暂不考虑。解：存储器逻辑图如图- 所示，为简洁起见，在图中没有考虑行选信号和列选信号，行选信号和列选信号的逻辑式可参考下题。在KB 空间的最终KB 为IO 空间，在此区间CS无效，不访问主存。 有K 的DRAM 芯片，其引脚功能如下：

33、地址输入A A ，行地址选择RAS ，列地址选择CAS ，数据输入端DIN ，数据输出端DOUT ，限制端WE 。请用给定芯片构成KB 的存储器，采纳奇偶校验，试问：须要芯片的总数是多少？ 并请： 正确画出存储器的连接框图。 写出各芯片RAS和CAS形成条件。 假设芯片内部采纳 矩阵排列，求异步刷新时该存储器的刷新间隔。解： 须要的芯片数 片，存储器的连接框图如图- 所示。 假设芯片内部采纳 矩阵排列，设芯片的最大刷新间隔时间为ms ，那么相邻两行之间的刷新间隔为：刷新间隔 最大刷新间隔时间 行数 ms s可取刷新间隔 s 。并行存储器有哪几种编址方式？ 简述低位穿插编址存储器的工作原理。解：

34、并行存储器有单体多字, 多体单字和多体多字等几种系统。多体穿插访问存储器可分为高位穿插编址存储器和低位穿插编址存储器。低位穿插编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。存储器地址存放器的低位局部经过译码选择不同的存储体，而高位局部那么指向存储体内的存储字。假如采纳分时启动的方法，可以在不变更每个存储体存取周期的前提下，提高整个主存的速度。 并行存储器有哪几种编址方式？ 简述低位穿插编址存储器的工作原理。解：并行存储器有单体多字, 多体单字和多体多字等几种系统。多体穿插访问存储器可分为高位穿插编址存储器和低位穿插编址存储器。低位穿插编址又称为横向编址，

35、连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。存储器地址存放器的低位局部经过译码选择不同的存储体，而高位局部那么指向存储体内的存储字。假如采纳分时启动的方法，可以在不变更每个存储体存取周期的前提下，提高整个主存的速度。 什么是高速缓冲存储器？ 它及主存是什么关系？ 其根本工作过程如何？解：高速缓冲存储器位于主存和CPU 之间，用来存放当前正在执行的程序段和数据中的活泼局部，使CPU 的访存操作大多数针对Cache 进展，从而使程序的执行速度大大提高。高速缓冲存储器的存取速度接近于CPU 的速度，但是容量较小，它保存的信息只是主存中最急需处理的假设干块的副本。当CPU 发出读

36、恳求时，假如Cache 命中，就干脆对Cache 进展读操作，及主存无关；假如Cache 不命中，那么仍需访问主存，并把该块信息一次从主存调入Cache 内。假设此时Cache 已满，那么须依据某种替换算法，用这个块替换掉Cache 中原来的某块信息。 Cache 做在CPU 芯片内有什么好处？ 将指令Cache 和数据Cache 分开又有什么好处？解：Cache 做在CPU 芯片内可以提高CPU 访问Cache 的速度。将指令Cache 和数据Cache 分开的好处是分体缓存支持并行访问，即在取指部件取指令的同时，取数部件要取数据。并且，指令在程序执行中一般不须要修改，故指令Cache 中的

37、内容不需写回到主存中去。 设某机主存容量为MB ，Cache 容量为KB ，每块包含 个字，每字 位，设计一个四路组相联映像即Cache 每组内共有四个块的Cache 组织，要求： 画出主存地址字段中各段的位数。 设Cache 的初态为空，CPU 依次从主存第 , , , , 号单元读出 个字主存一次读出一个字 ，并重复按此次序读 次，问命中率是多少？ 假设Cache 的速度是主存的 倍，试问有Cache 和无Cache 相比，速度提高多少倍？解： 主存容量为MB ，按字节编址，所以主存地址为 位，地址格式如图-所示。 由于每个字块有 个字，所以主存第 , , , , 号字单元分别在字块 中，

38、采纳四路组相联映像将分别映像到第 组 组中，但Cache 起始为空，所以第一次读时每一块中的第一个单元没命中，但后面 次每个单元均可以命中。 设Cache 的存取周期为T ，那么主存的存取周期为 T 。无Cache 的访存时间为 T所以速度提高倍数 倍。 什么叫虚拟存储器？ 采纳虚拟存储技术能解决什么问题？解：虚拟存储器由主存储器和联机工作的协助存储器通常为磁盘存储器共同组成，这两个存储器在硬件和系统软件的共同管理下工作，对于应用程序员，可以把它们看作是一个单一的存储器。采纳虚拟存储技术可以解决主存容量缺乏的问题。虚拟存储器将主存和辅存的地址空间统一编址，形成一个浩大的存储空间。在这个大空间里，用户可以自由编程，完全不必考虑程序在主存是否装得下以及这些程序将来在主存中的实际存放位置。 采纳页式虚拟存储器， 某程序中一条指令的虚地址是： 。该程序的页表起始地址是 ，页面大小K ，页表中有关单元最末四位实页号见下表：请指出指令地址虚地址变换后的主存实地址。解：页面大小K ，页内地址 位，依据页表，可以得出主存实地址为