数字电路逻辑设计实验讲义.doc

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1、数字电路逻辑设计实验讲义喻嵘 王艳庆 丁杰 张莉 叶小丽 陈燕彬 编第 40 页内容提要本实验讲义根据最新制定的实验教学大纲，由南昌大学信息工程学院电子信息工程系几位多年从事数字电路逻辑设计课程教学的教师合编而成。可用于电子信息工程专业、通信工程专业数字电路逻辑设计实验课程的实验指导教材。实验教学内容包括三大部分：基础性实验、比较复杂并要求学生独立思考的设计性实验、自选设计课题的综合设计性实验。内容涵盖了数字电路的大部分基础知识，包括常用的组合逻辑电路、时序逻辑电路与脉冲电路的验证与设计，以与这些基础数字电路的在实际系统中的综合应用。目 录实验一 用SSI设计组合电路和冒险现象观察1实验二 M

2、SI组合功能件的应用4实验三 集成触发器的应用第一信号鉴别电路的设计9实验四 用集成移位寄存器实现序列检测器11实验五 MSI 时序功能件的应用13实验六 序列信号发生器18实验七 555定时器与分频电路22实验八 D/A转换器25附录：实验芯片引脚排列图30实验一 用SSI设计组合电路与冒险现象观察 一、实验目的 1掌握用SSI设计组合电路与其检测方法; 2观察组合电路的冒险现象。 二、实验原理使用小规模集成电路 (SSI)进行组合电路设计的一般过程: 1根据任务要求列出真值表; 2通过化简得出最简逻辑函数表达式; 3选择标准器件实现此逻辑函数。 逻辑化简是为了使电路结构简单与使用器件较少，

3、要求逻辑表达式尽可能简化。但由于实际使用时要考虑电路的工作速度与稳定可靠等因素，在较复杂的电路中，还要求逻辑清晰易懂，所以是在保证速度、稳定可靠与逻辑清楚的前提下，尽量使用最少的器件，以降低成本。 组合逻辑设计过程通常是在理想情况下进行的，即假定一切器件均没有延迟效应。但是实际上并非如此，信号通过任何导线或器件都需要一个响应时间。例如，一般中速TTL与非门的延迟时间为10一20ns。而且由于制造工艺上的原因，各器件的延迟时间离散性很大，往往按照理想情况设计的逻辑电路，在实际工作中有可能产生错误输出。一个组合电路，在它的输入信号变化时。输出出现瞬时错误的现象称为组合电路的冒险现象。 组合电路的冒

4、险现象有两种，一种称为函数冒险 (即功能冒险)，另一种称为逻辑冒险。函数冒险：当电路有两个或两个以上变量同时发生变化时，变化过程中必然要经过一个或数个中间状态，如果这些中间状态的函数值与起始状态与终了状态的函数值不同，就会出现瞬时的错误信号。是函数本身固有的。逻辑冒险：在一个输人变量发生变化时，由于各传输通路的延迟时间不同导致输出出现瞬时错误。 本实验通对逻辑冒险中的静态0型冒险现象的观察与修正，说明组合电路的逻辑冒险的出现的原理与对策。静态0型冒险：在输出恒等于1时，出现瞬时0输出的错误现象。分析与判断： 1对于函数的与或表达式，可以通过对除变量A以外的其他变量逐个进行赋值，若能使表达式出现

5、 时，则表示电路在变量A发生变化时可能存在0型冒险。增加校正项，该校正项就是被赋值各变量的乘积项。使其改变成来消除。 2对于函数的卡诺图，分析发现若有两个被圈项的圈相切，相切部分之间相应的变量发生变化时，函数可能存在冒险现象。消除该险象的方法是增加把其两个相切部分圈在一起的一个圈项。 3由与非门组成的逻辑图中，若变量A通过两条传输路径(分别经过的门数量差为奇数)后，驱动同一个门电路，若在给其他各变量赋一定的值后，使这两条路径是畅通的。则A变量发生变化时，可能会出现冒险现象。假定每个门的平均传输延迟时间均为ltpd那么两条路径经过门的数量差就是险象脉冲的可能宽度。根据不同情况还可以采取下述方法消

6、除各种冒险现象。 1由于组合电路的冒险现象是在输入信号变化过程中发生的，因此可以设法避开这一段时间，待电路稳定后再让电路正常输出。具体办法有: (1)在存在冒险现象的与非门的输入端引进封锁负脉冲。当输入信号变化时，将该门封锁(使门的输出为1)。 (2)在存在冒险现象的与非门的输入端引进选通正脉冲选通脉冲不作用时，门的输出为1,选通脉冲到来时，电路才有证常输出，显然，选通脉冲必须在电路稳定时才能出现。 （3）由于冒险现象中出现的干扰脉冲宽度一般很窄，所以可在门的输出端并接一个几百皮法的滤波电容加以消除，但这样做将导致输出波形的边沿变坏，这在有些情况下是不允许的，仅用于低速电路。 实际设计中应当注

7、意组合电路的冒险现象，当设计出一个组合逻辑电路后,首先应进行分析是否存在冒险可能。如果应用于较高要求场合，则应先行在静态测试（按真值表依次改变输人变量,测得相应的输出逻辑值，验证其逻辑功能）后进行动态测试，观察是否存在冒险。然后根据不同情况分别采取消除险象的措施。三、实验任务1设计一个保险箱的数字代码锁，该锁有规定的4位代码A1,A2,A3,A4的输入端与一个开箱钥匙孔信号E的输人端，锁的代码由实验者自编(例如1011)。当用钥匙开箱时(E1)，如果输入代码符合该锁规定代码，保险箱被打开(Z11)。如果不符、电路将发出报警信号 (Z2=1)要求使用最少数量的与非门实现电路。检测并记录实验结果。

8、 提示:实验时锁被打开或报警可以分别使用两个发光二极管指示电路显示示意。代码需要使用的反相器外，最简设计仅需使用5个与非门。2按表1-1设计一个逻辑电路(1)输入信号仅提供原变量，要求用最少数量的2输入端与非门，画出逻辑图;(2)搭试电路，进行静态测试，验证逻辑功能，记录测试结果;(3)分析输入端B、C、D各处于什么状态时能观察到输入端A信号变化时产生的冒险现象;(4)估算此时出现的干扰脉冲宽度是门平均传输延迟时间1tpd的几倍。(5)在A端输人f=100kHz一lMHz的方波信号;观察电路的冒险现象，记录A与Y点的工作波形图。(6)观察用增加校正项的办法消除由于输入端A信号变化所引起的逻辑冒

9、险现象。画出此时的电路图，观察并记录实验结果。表1-1ABCDYABCDY000001000000010100100010110100001111011101000110010101011011011011110101110111113使用与非门设计一个十字交叉路口的红绿灯控制电路，检测所设计电路的功能，记录测试结果。图1-1是交叉路口的示意图，图中A、B方向是主通道，C、D方向是次通道，在A、B、C、D四通道附近各装有车辆传感器，当有车辆出现时，相应的传感器将输出信号1，红绿灯点亮的规则如下：（1）A、B方向绿灯亮的条件：（a）A、B、C、D均无传感信号（b）A、B均有传感信号（c）A或B有

10、传感信号，而C与D不是全有传感信号（2）C、D方向绿灯亮的条件：DCBA（a）C、D均有传感信号，而A与B不是全有传感信号（b）C或D有传感信号，而A与B均无传感信号四、实验设备与器材1二踪示波器2脉冲信号发生器3晶体管直流稳压电源 4通用实验台5主要集成电路:7400四2与非门2片;7420双4与非门1片。五、实验报告要求 图1-11写出任务的设计过程 (包括叙述有关设计技巧)，画出设计电路图;2记录检测结果，并进行分析;3观察冒险现象的工作波形。六、思考题 设每个门的平均传输延迟时间是1tpd，试画出图中电路在输入A信号发生变化时，各点的工作波形。A实验二 MSI组合功能件的应用一、实验目

11、的掌握数据选择器、译码器与全加器等MSI的使用方法；熟悉MSI组合功能件的应用。二、实验原理中规模集成电路（MSI）是一种具有专门功能的集成功能件。常用的MSI组合功能件有译码器、编码器、数据选择器、数据比较器与全加器等。借助于器件手册提供的功能表，弄清器件各引出端（特别是各控制输入端）的功能与作用，就能正确地使用这些器件。在此基础上应该尽可能地开发这些器件的功能，扩大其应用范围。对于一个逻辑设计者来说，关键在于合理选用器件，灵活地使用器件的控制输入端，运用各种设计技巧，实现任务要求的电路功能。在使用MSI组合功能件时，器件的各控制输入端必须按逻辑要求接入电路，不允许悬空。数据选择器T4153

12、是一个双4选1数据选择器，其逻辑符号如图2-1所示，功能表见表2-1。其中D0、D1、D2、D3为4个数据输入端；Y为输出端；S是使能端，在时使能，在时；A1、A0是器件中两个选择器公用的地址输入端。该器件的逻辑表达式为表2-1 T4153功能表控制输入输出10000D0010D1100D2110D3图2-1 T4153逻辑符号 图2-2 实现8选1选择器功能 图2-3 实现全加器功能数据选择器是一种通用性很强的功能件，它的功能很容易得到扩展。4选1数据选择器经如图2-2所示的组合，很容易实现8选1选择器功能。使用数据选择器进行电路设计的方法是合理地选用地址变量，通过对函数的运算，确定各数据输

13、入端的输入方程。例如，使用4选1数据选择器实现全加器逻辑的连线图如图2-3所示。再如，利用4选1数据选择器实现有较多变量的函数从函数表达式可以看出，各乘积项均包含有A与B两个变量，可将表达式整理得此表达式可用图2-4所示的电路实现。从上述例子中可见，数据选择器的地址变量一般的选择方式：选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简化数据输入端的附加电路；选择一组具有一定物理意义的量。2译码器译码器可分为两大类，一类是通用译码器，另一类是显示译码器（此类译码器参见附录三，本实验将不做讨论）。图2-4 实现函数 图2-5 T4138逻辑符号T4138是一个3线-8线译码器，

14、它是一种通用译码器，其逻辑符号如图2-5所示，表2-2是其功能表。其中，A2、A1、A0是地址输入端，Y0、Y1、Y7是译码输出端，S1、S2、S3是使能端，当时，器件使能。3线-8线译码器实际上也是一个负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就是成为一个数据分配器。例如，若从S1输入端输入数据信息，地址码所对应的输出是S1数据信息的反码；若从S2输入端输入数据信息，地址码所对应的输出就是数据信息。译码器的每一路输出，实际上是地址码的一个最小项的反变量，利用其中一部分输出端输出的与非关系，也就蛇们相应最小项或逻辑表达式，能方便地实现逻辑函数。与数据选择器一样，利用使

15、能端能够方便地将两个3线-8线译码器组合成一个4线-16线的译码器。表2-2 T4138功能表输 入输 出100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100111111111111111113全加器T4183是一个双进位保留全加器，其逻辑符号如图2-6所示。其中，An与Bn分别为被加数与加数的数据输入端，Cn是低位向本位进位的进位输入端，Fn是与数输出端，FCn+1是本位向高位进位的进位输出端。逻辑方程是T4283是一个数位二进制超前位

16、全加器，其逻辑符号如图2-7所示，其中A3、A2、A1、A0与B3、B2、B1、B0分别是被加数与加数（两组4位二进制数）的数据输入端，Cn是低位器件向本器件最低位进位的进位输入端，F3、F2、F1、F0是与数输出端，FCn+1是本器件最向位向高位器件进位的进位输出端。二进制全加器可以进行多位连接使用，也可组成全减器、补码器或实现其它逻辑功能等电路。日常习惯于进行十进制的运算，利用4位二进制全加器可以设计组成进行NBCD码的加法结果相同，但若两个相加数的与大于或等于1010时，由于4位二进码是逢十六进一的，而NBCD码是逢十进一的，它们的进位数相差六，因此NBCD加法运算电路必须进行校正，应在

17、电路中插入一个校正网络，使电路在与数小于或等于1001时，校正网络不起作用（或加一个0000数），在与数大于或等于1010时，校正网络使此与数再加上一个0110数，从而达到实现NBCD码的加法运算的目的。图2-6 T4183逻辑符号 图2-7 T4283逻辑符号 图2-8 输血者血型与受血者血型关系示意图利用两个4位二进制全加器可以组成一个1位NBCD码全加器，该全加器应有进位输入端与进位输出端，电路由读者自行设计。三、预习思考题什么是异或门、半加器与全加器？用两个异或门与少量与非门组成1位全加器，画出其电路图；利用T4153设计一个1位二进制全减器，画出电路边线图；利用一个3-8线译码器与与

18、非门，实现一个三变量函数式。四、实验任务（一）利用4选1数据选择器设计一个表示血型遗传规律的电路，画出设计电路图，检测并记录电路功能。父母与子女之间的血型规律如表2-3所示，其中父母血型栏中若仅有一项是非功过，则表示父母是同一种血型。使用一个3线-8线译码器与与非门设计一个1位二进制全减器，画出设计逻辑图，检测并记录电路功能。利用两个4位二进制全加器与与非门，设计一个1位NBCD码的全加器，画出设计电路图，检测电路功能。记录下列运算式的实验结果：0000+0100，0111+0010，0100+0110，0101+0111，1000+0111，1001+1001。（二）利用一个4选1数据选择器

19、与最少数量的与非门，设计一个符合输血一受血规则的4输入1输出电路。检测所设计电路的逻辑功能。人类有四种基本血型A、B、AB与O型。输血者与受血者的血型必须符合下述规划：O型血可以输给任意血型的人，但O血型的人只能接受O型血；AB型血只能输给AB血型的人，但AB血型的人能接受所有血型的血；A型的人，而A血型的人能接受A型血与O型血；B型血型血与O型血（其示意图见图2-8）。表2-3 父母与子女之间的血型规律父母血型子女血型OABABOABAB100010000100110000101010000101111100110010101010100101100110111101010111001101

20、11设计一个4位二进制加法/减法器电路（仅要求适用于两数差大于或等于0的情况），检测电路功能。提示：两数相减相当于被减数与减数的补码（即取反后加1）相加。电路应有一个运算控制端M，用来控制电路实现加法或减法运算。 五、实验设备与器材晶体管直流稳压电源通用实验底板万用电表与工具主要器材：T4153 2只， T4138 2只， T4183 2只， T40000 1只，T4020 1只， T4086 1只。六、实验报告要求每个实验任务必须写出设计过程，画出设计逻辑图，附有实验记录，并对结果进行分析。七、思考题利用一只双4选1数据选择器与一只四2输入端与非门，实现一个8选1数据选择器功能。利用两个3线

21、-8线译码器，构成一个4线-16线译码器。利用4位二进制全加器，实现NBCD码与余3码之间的变换。设计一个4位二进制加法/减法电路，输出用原码表示，运算结果应有符号位指示数字的正、负值。实验三 集成触发器的应用第一信号鉴别电路的设计一、实验目的1掌握集成触发器的使用方法与逻辑功能的测试方法2学习并掌握第一信号鉴别电路，又称作抢答器的设计方法二、第一信号鉴别电路的工作原理图3-1所示，为由4个JK触发器组成的第一信号鉴别电路，用以判别S0S3送入的4个信号中，哪一个信号最先到达，其工作过程如下：FF0C11J 1K RQ0510LED0FF1C11J 1K RQ0510LED1FF2C11J 1

22、K RQ0510LED2FF3C11J 1K RQ0510LED3VCC+5VSR1G1G2S0S1S2S3图3-1 第一信号鉴别电路开始工作前，先按复位开关SR，FF0FF3都被置0，都输出高电平1，发光二极管LED0LED3不发光。这时，G1输入都为高电平1，G2输出1，FF0FF3的J=K=1，这4个触发器处于接收输入信号的状态。在S0S3的4个开关中，如S3第一个按下时，则FF3首先由0状态翻到1状态，=0，这一方面使发光二极管LED3发光，同时使G2输出0，这时FF0FF3的J与K都为低电子0，都执行保持功能。因此，在S3按下后，其它三个开关S0S2，任一个再按下时，FF0FF2的状

23、态不会改变，仍为0状态，发光二极管LED0LED2也不会亮，所以，根据发光二极管的发光可判断开关S3第一个按下。如要重复进行第一信号判别时，则在每次进行判别前应先按复位开关SR，使FF0FF3处于接收状态。图1所示电路又称作抢答器。图3-2是由D触发器实现的4人抢答器，请同学自行分析其工作过程。三、预习要求1复习RS、D、JK触发器的逻辑功能与触发方式2分析图1与图2所示第一信号鉴别电路，又称作抢答器的工作原理3熟悉本试验所用器件，如74LS000、74LS020、74LS074的功能管脚排列4设计4人抢答电路，画出电路原理图与由实验室提供的器件所组成的接线图，在实验前必须按以上要求写出预习报

24、告。请0D1D2D3D4Q1RDQ2Q1Q2Q3Q3Q4Q4CP74LS175VD1VD2VD3VD4CP 1KHZ脉冲S1S2S3S4+5VR11R2R3R4图3-2 4人抢答电路四、实验任务用D触发器与与非门设计智力竞赛4人抢答电路，设有4个开关（S0S3），另有4个指示灯，第一抢答者（第一个按下开关时）所对应的指示灯亮，其它三个开关任一个再按下时，其它三个指示灯也不会亮。五、实验设备与器材1试验组合箱一台274LS000四2输入与非门 一片374LS020双四输入与非门 一片474LS074双上升沿D触发器 两片六、实验报告要求按任务要求设计电路并画出试验电路图，简述工作过程，记录测试结

25、果并对结果进行分析。实验四 用集成移位寄存器实现序列检测器一、实验目的1掌握移位寄存器的使用方法与逻辑功能的测试方法。2掌握序列检测器的设计方法。二、 实验原理在数字系统中能寄存二进制信息，并进行移位的逻辑部件称为移位寄存器。根据移位寄存信息的方式有：串入串出、串入并出、并入串出、并入并出四种形式，按移位方向有左移、右移两种。 本实验采用四位双向通用移位寄存器，型号为74LS194，它是一种用途广泛的集成移位寄存器，是由四个触发器与一些门电路组成的四位双向移位寄存器S1S0其逻辑符号如图41所示，A、B、C、D为并行输入端；QA、QB 、QC、QD为并行输出端：DSR为右移串行输入端；DSL为

26、左移串行输入端；S1、S2为操作模式控制端；为异步清零端；CP为时钟输入端。寄存器有四种不同操作模式：并行寄存；右移（方向由QAQD）；左移（方向QDQA）；保持。S1、S2与的作用如表41所示。 图4-1 74LS194的逻辑符号 移位寄存器应用很广，可构成移位寄存型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把半行数据转换为串行数据等。本实验研究移位寄存器用作序列检测器的情况。三、预习要求1复习移位寄存器的逻辑功能。熟悉本实验所用器材，如74LS000，74LS194的功能与管脚排列。2设计1011序列检测器，画出由提供的器件所组成的电路接线图。在实验

27、前，必须按以上要求写预习报告。四、实验任务用移位寄存器与与非门设计一个1011序列检测器。电路连续不停地工作，对串行输入的序列进行检测，当连续检测4个码元符合检测码1011时，检测器输出为1，指示灯亮，其他情况下输出为0，指示灯灭。五、实验设备与器材1实验组合箱一台2主要器材 74LS000（四2输入与非门）一片、74LS020（双4输入与非门）一片 、74LS194（4位双向移位寄存器）一片六、实验报告要求根据设计要求，画出实验电路图，简述工作过程，记录测试结果并对结果进行分析。表4-1 74LS194的功能表输 入输 出说明S1S0CPDSLDSRD0D1D2D3Q0Q1Q2Q300000

28、置零10保 持111d0d1d2d3d0d1d2d3并行置数10111Q0Q1Q2右移输入110100Q0Q1Q2右移输入01101Q1Q2Q31左移输入11100Q1Q2Q30左移输入0100保持实验五 MSI 时序功能件的应用一、实验目的1掌握集成计数器与双向移位寄存器的使用方法；2熟悉中规模集成电路（MSI）时序功能件的应用3熟悉显示译码器与数码管的使用方法二、实验原理中规模集成电路（MSI）时序功能件常用的有计数器与移位寄存器等，借助于器材手册提供的功能表与工作波形图，就能正确的使用这些器材。对于一个使用者，关键在于合理地选用器材，灵活地使用器材的各控制输入端，运用各种设计技巧，完成任

29、务要求的功能并要求在使用MSI器件时，各控制输入端必须按照逻辑要求接入电路，不允许悬空。集成计数器的种类很多，异步计数器的主要产品有2-5-10进制计数器；2-8-16进制计数器，双十进制计数器与双4位二进制计数器等。同步计数器的主要产品有十进制计数器，二进制可逆计数器，4位二进制可逆计数器等，异步计数器具有电路简单与使用方便等优点，但是工作速度较低；同步计数器的工作速度高，所以应用领域广阔，其电路结构分为同步预置与异步预置两种。常用的计数器如表5-1所列。表5-1器件名称型号相近型号计数脉冲边沿清除置数二-五-十进制异步计数器T4290T210直接同步十进制可预置同步计数器T4160T216

30、直接同步四位二进制可预置同步计数器T4161T214直接直接十进制可预置同步加/减计数器T4190/直接4位二进制可预置同步加/减计数器T4191/直接十进制可预置同步加/减计数器（双时钟）T4192T217双时钟，不使用时钟端置1直接直接4位二进制可预置同步加/减计数器（双时钟）T4193T215直接直接注：T210与T4290 引出端排列不同74LS161型4位二进制同步计数器是一种可预置同步加法计数器，其外型封装、引脚功能强大，功能表与74LS160相同；本实验内容采用74LS161型4位二进制同步计数器设计。 下面仅以74LS161为例，通过对几个较典型的集成计数器功能与应用的介绍，帮

31、助读者认识提高借助产品手册上给出的功能表，正确而灵活运用集成计数器的能力。174161的功能介绍为十进制可预置同步计数器，其逻辑符号如图5-1所示，功能表如表5-2所示。图5-1 74LS161的逻辑符号表5-2 74LS161的功能表输 入输 出说明CTPCTTCPD3D2D1D0Q3Q2Q1Q0CO000000异步置0CO=CTTQ3Q2Q1Q0CO= Q3Q2Q1Q0CO=CTTQ3Q2Q1Q010d3d2d1d0d3d2d1d01111计 数110保 持110保 持0计数器有下列输入端：异步清零端（低电平有效），时钟脉冲输入端CP，同步并行置入控制端(低电平有效），计数控制端CTT与C

32、TP，并行数据输入端D0D3，它有下列输出端；四个触发器的输出Q0-Q3，进位输出CO。根据功能表，可看出74161具有下列功能：（1）异步清零功能 若=0（输入低电平），则不管其他输入端（包括CP端）如何，实现四个触发器全部清零。由于这一清零操作不需要时钟脉冲CP配合（即不管CP是什么状态都行），所以称为“异步清零”。（2）同步并行置数功能 在=1且=0的前提下，在CP上升沿的作用下，触发器QOQ3分别接收并行数据输入信号d0d3，由于这个置数操作必须有CP上升沿配合并与CP上升沿同步，所以称为“同步”的。由于四个触发器同时置入，所以称为“并行”的。（3）同步十六进制加计数功能 在=1的前提

33、下，若计数控制器CTT=CTP=1，则对计数脉冲CP实现同步十六进制加计数。这里，“同步”二字既表明计数器是“同步”而不是“异步”结构，又暗示各触发器动作都与CP（上升沿）同步。（4）保持功能 在=1的前提下，若CTT.CTP=0,即两个计数控制端中至少有一个输入0，则不管CP如何（包括上升沿），计数器中个触发器保持原状态不变。 此外，功能表指出，进位输出CO=CTT Q0 Q1Q2Q3 这表明：进位输出端通常为0，仅当计数控制端CTT=1且计数器状态为15时它才为1。综上所述，74161是具有异步清零功能的可置数十六进制同步计数器。图5-2 工作波形图 274161的应用 利用输出信号对输入

34、端的不同反馈（有时需附加少量的门电路），可以实现任意进制的计数器。（1）清零法例1 试用CT74LS161构成十二进制计数器。解：写出S12的二进制代码，S12=1100写出反馈归零函数。由于CT74LS161的异步置0信号为低电平有效，因此，画连线图。由上式可知，对CT74LS161而言，要实现十二进制计数器，应在CT74LS161输出端与异步置0输入端之间加一片与非门。连线图如图5-3所示。图5-3 用CT74LS161构成十二进制计数器(2)置数法（反馈置数法）置数法与清零法不同，它是利用中规模集成器件置数功能，以置入某一固定的二进制数值的方法实现模值为M的计数器。置数操作可以在电路的任

35、何状态下进行。利用反馈置数法获得M进制计数器的方法如下：写出计数状态的二进制代码。利用同步置数端获得M进制计数器时，写出SM-1对应的二进制代码。写出反馈置数函数。这实际上是根据SM-1写出置数端的逻辑表达式。画连线图。主要根据反馈置数函数画连线图。画出状态转换图。例2 试用CT74LS161构成十进制计数器解：CT74LS161设有同步置数控制端，可利用它来实现十进制计数。设计数从Q3Q2Q1Q0=0000状态开始计数，由于采用反馈置数法获得十进制计数器，因此应取D3D2D1D0=0000。采用置数控制端获得M进制计数器一般都从0开始计数。写出SM-1的二进制代码为SM-1= S10-1 S

36、9=1001写出反馈置数函数。由于计数器从0开始计数，因此，反馈置数函数为画连线图。根据上式与置数的要求画十进制计数器的连线图，如图5-4（a）所示。画状态转换图如5-5（a）所示。图5-4 用CT74LS161构成十进制计数器的两种方法（a）用前10个有效状态；（b）用后10个有效状态(a)(b)图5-5 CT74LS161计数状态转换图(a)利用前10个有效状态的状态转换图 (b)利用后10个有效状态转换图图5-4（a）是利用4位自然二进制数的前10个状态00001001来实现十进制计数的，如利用4位自然二进制数的后10个状态01101111实现十进制计数时，则数据输入端输入的数据应为D3

37、D2D1D0=0110，这时从CT74LS161的进位输出端CO取得反馈置数信号，电路如图5-4（b）所示。状态转换图如5-5（b）所示。这种置数方法，其电路结构是固定结构，在改变模值M时，只需要改变置入输入端D3D0的输入数据即可，若是同步置数，其置入输入数据数为（2n-M）的二进制代码，这种由满值输出作为置数控制信号，一般计数顺序不是从0000开始。三、实验任务1用一块74LS161与一块74LS00实现（1）0-9循环计数（用端实现）；（2）0-9循环计数（用端实现）；画出连线图，用数码管显示电路输出，观察在CP脉冲作用下输出的变化情况。2用两块74LS161与一块74LS00实现数字钟

38、的“分”电路：0059循环计数。画出连线图，使用仪器上的数码显示电路输出，观察在脉冲作用下输出的变化情况。四、 注意事项在做实验内容2时，由于两块74161的级连，线很多，稍有不慎就会出错，如果没有经验就很难查出错误，因此插线时，应首先完成“分”个位74161的“0-9循环计数”，并输入CP脉冲验证是否正确；然后再将“分”个位74161与74161级连起来，实现“0059循环计数”。在观察分钟的波形时，由于60进制的波形在示波器上很难观察清楚，因此，可以分成个位上的十进制与十位上的六进制来观察。因为个位上的每个周期中都包含有个位上的十进制，所以分钟电路观察两组波形： 第一组：周期1分钟的时钟脉

39、冲；Q0 （个位计数器）Q1 （个位计数器）Q2 （个位计数器）Q3 （个位计数器）第二组：个位计数器的进位作为六进制的时钟；Q0 （个位计数器）Q1 （个位计数器）Q2 （个位计数器）四、实验仪器与器材数字实验箱 1台 74LS161 两片 74LS000 一片五、实验报告要求1画出实验电路图，对实验记录进行分析2设计性任务要写出设计过程（包括设计技巧），并画出逻辑图。实验六 序列信号发生器一、实验目的1了解中规模器件的逻辑功能与使用方法。2学习并掌握序列信号发生器的设计方法。二、实验原理在数字系统中经常需要一些串行周期性信号，这种信号在每个循环周期中，1与0数码按一定的规则顺序排列，这就是

40、序列信号。将序列信号的每个循环周期中所含有的码元位数称为循环长度（或序列长度）M，也称为序列周期M。序列信号在雷达、通信、遥控与遥测、测量以与无线电仪表等领域都有着广泛应用。例如，在通信设备中，经常需要产生一组规则码，用来调机或检修设备；在通信系统中的同步需要产生一组特定的二进制序列信号来表示一组信息的开始或终止等等。产生序列信号的电路称为序列信号发生器。序列信号发生器通常可以在移存器或计数器的基础上构成，前者只产生一组序列信号，后者可以产生一组或多组序列信号，下面分别讨论它们的设计方法。1 移存型序列信号发生器移存器型序列信号发生器的实现框图如图6-1所示。图中，移位寄存器作为主要存储部件，

41、将所要产生的长度为M的序列信号，按移存规律，组成M个状态组合，完成状态转移，而反馈电路的作用是检测移存器的现态，产生0或1的输出，输至移存器以便得到相应的次态,使电路输出给定的序列信号。移位寄存器 图6-1移存器型序列信号发生器框图例如，设计产生序列信号00011101的移存器型序列信号发生器。首先根据序列信号的长度M=8，因此确定移位寄存器的位数n3。若选择n=3，则将序列信号依次取 3位码元，构成8个状态的循环，如表6-1所示。由于状态转移符合移存规律，因此只需设计输入第1级的激励信号。通常采用D触发器构成移位寄存器，由表6-1可得则序列信号可以从任一触发器的Q端输出，其设计电路如图 6-2所示。6-1状态转换真值表与激励表Q3 Q2Q1Q3n+1Q2n+1Q1n+1D10000011001011101111111111100110101110101000101