CMOS 数控振荡器设计.docx

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1、CMOS数控振荡器设计1引言随着数字信号处理数字信号处理越来越广泛的应用，数字锁相环DPLL (Digital Phase Lock Loop)在现代集成电路设计中也越来越普遍，特别是在数 字信号处理器DSP和微处理器这类高性能数字电路应用中，数字锁相环更是一种 必不可少的电路。与传统的模拟锁相环(Analog Phase-Locked Loop)相比，由 于数字锁相环较少采用高阻值电阻、电容以及电感等非线性器件，可以采用与高 速数字逻辑电路相兼容的制造工艺来设计和制造，也更加容易在数字系统中应用。一个典型的数字锁相环结构，数控数控振荡器振荡器DCO (Digital- Controlled

2、Oscillator)是其中最关键和核心的局部。数控振荡器DCO输出了可 变频率的振荡波形，决定了整个锁相环的噪声性能和功耗。数字时间转换器(Time -to - DigitalConverter)输出了参考时钟和反应来的输出时钟之间的相位差, 一个数字环形滤波器(Digital LoopFilter)代替了模拟环形滤波器来控制DCO, 由与参考时钟的相位差来控制DC0输出或高或低的振荡频率，输出振荡信号由负 反应送到数字时间转换器，使相位差减小，最终让输出信号频率与参考时钟频率 一致，即到达相位锁定。整个DCO因此不再需耍含有电容或电感，同时也减少漏 电流和电源噪音的问题。图1数字锁相环的基

3、本结构2电路结构和原理数控振荡器有多种实现结构，本文设计了一种完全采用静态CMOSCMOS逻辑 电路的DCO结构，该DCO基于由CMOS反相器构成的环形振荡器，其电路结构。图2电路结构图,每一级环形振荡器均是5个CMOS反相器串联，并构成闭环负反应回路，每 个反相器的输出也与下一级环形振荡器对应的反相器输出相连。根据巴克豪森准 那么：振荡器要产生振荡，那么环路增益必须大于等于一且总相移有360°。因 此环路中进行反相的次数必须是奇数，三个以上的奇数个CMOS反相器串联闭环 回路，在一个微小的激励下都能够产生振荡。单级环形振荡器的振荡频率由反相 器个数和其本征延迟决定，用n表示反相器个数

4、，tr表示反相器上升沿延迟，tf 表示反相器下降沿延迟，频率可以用下式表示为：反相器下降延迟t f和上升延迟t r根据以下公式定义，式中Rn、Rp分别 为图2 (b)中反相器PMOS管MO、Ml和NM0S管M2、M3的等效电阻，Cout为反 相器输出电容。设置电路中所有MOSFET的沟道长度都为90nm工艺设计规范的默认值0. 1 μ hi。因为在常温下N沟道中的电子迁移率大约是P沟道中的空穴迁移率的23倍， 因此设置PM0S管的宽度Wp是NM0S管宽度Wn的2倍，使反相器中NM0S管和 PMOS管的等效电阻近似相等，即Rn二Rp,也就使下降延迟t r和上升延迟t f相等可以让环形振荡器

5、产生对称性比拟好的 波形，提高振荡器的抗噪声性能。1引言随着数字信号处理越来越广泛的应用，数字锁相环DPLL(Digital Phase Lock Loop)在现代集成电路设计中也越来越普遍，特别是在数字信号处理器DSP和微 处理器这类高性能数字电路应用中，数字锁相环更是一种必不可少的电路。与传 统的模拟锁相环(Analog Phase-Locked Loop)相比，由于数字锁相环较少采用 高阻值电阻、电容以及电感等非线性器件，可以采用与高速数字逻辑电路相兼容 的制造工艺来设计和制造，也更加容易在数字系统中应用。一个典型的数字锁相环结构，数控振荡器DCO ( Digital-Controlle

6、d Oscillator)是其中最关键和核心的局部。数控振荡器DC0输出了可变频率的振 荡波形，决定了整个锁相环的噪声性能和功耗。数字时间转换器(Time - to - DigitalConverter)输出了参考时钟和反应来的输出时钟之间的相位差，一个数 字环形滤波器(Digital LoopFilter)代替了模拟环形滤波器来控制DCO,由与参 考时钟的相位差来控制DCO输出或高或低的振荡频率，输出振荡信号由负反应送 到数字时间转换器，使相位差减小，最终让输出信号频率与参考时钟频率一致， 即到达相位锁定。整个DC0因此不再需要含有电容或电感，同时也减少漏电流和 电源噪音的问题。图1数字锁相

7、环的基本结构2电路结构和原理数控振荡器有多种实现结构，本文设计了一种完全采用静态CMOS逻辑电路 的DC0结构，该DCO基于由CMOS反相器构成的环形振荡器，其电路结构。图2电路结构图,每一级环形振荡器均是5个CMOS反相器串联，并构成闭环负反应回路，每 个反相器的输出也与下一级环形振荡器对应的反相器输出相连。根据巴克豪森准 那么：振荡器要产生振荡，那么环路增益必须大于等于一且总相移有360°。因 此环路中进行反相的次数必须是奇数，三个以上的奇数个CMOS反相器串联闭环 回路，在一个微小的激励下都能够产生振荡。单级环形振荡器的振荡频率由反相 器个数和其本征延迟决定，用n表示反相器个数，

8、tr表示反相器上升沿延迟，tf 表示反相器下降沿延迟，频率可以用下式表示为：反相器下降延迟t f和上升延迟t r根据以下公式定义，式中Rn、Rp分别 为图2 (b)中反相器PMOS管MO、Ml和NMOS管M2、M3的等效电阻，Cout为反 相器输巾电容。设置电路中所有MOSFET的沟道长度都为90nn)工艺设计规范的默认值0. 1 μ ni。因为在常温下N沟道中的电子迁移率大约是P沟道中的空穴迁移率的23倍， 因此设置PMOS管的宽度Wp是NMOS管宽度Wn的2倍，使反相器中NM0S管和 PMOS管的等效电阻近似相等，即Rn=Rp,也就使tr=tf。下降延迟t r和上升延迟t f相等可以

9、让环形振荡器产生对称性比拟好的 波形，提高振荡器的抗噪声性能。每一级的5个CMOS反相器由一个高电平有效的输入信号控制，同时翻开或 者关闭，让DC0中的环形振荡器逐级翻开或者逐级关闭。当翻开的环形振荡器级 数越多，电路中的振荡电流越强，电路输出的振荡频率就越快。反之，当翻开的环 形振荡器级数越少，电路中的振荡电流减弱，但因为整个DC0中的环形振荡器总 级数是一定的，因此整个DCO中的等效电容并没有减少，所以输出的振荡频率就 会下降。因此，该数控振荡器是通过控制翻开的环形振荡器级数，数字化地控制 振荡频率，在DPLL中需要一个前置的数字环形滤波器提供输入信号，控制各级振 荡器的翻开或关闭。当所有

10、环形振荡器都翻开时，无论该DCO中总共有多少级环形振荡器，DCO 输出的振荡波形的最大频率fmax都为式(1)表示的单个环形振荡器振荡频率。 输出的最小频率fmin也就是当只有一级环形振荡器翻开时的DCO输出频率。由 此分析，DCO的增益可以如下式表示，式中N为电路中总的环形振荡器级数：由上述分析可见，当该DC。中具有的总的环形振荡器级数越多，可以输出的 fmin越小，KDCO也越小，也就是每一级环形振荡器开关所控制的频率增减也越 小，振荡器线性度也就越好。3仿真结果本文基于STMicroelectronics的90nm CMOS混合信号工艺，采用Cadence Virtuoso设计软件，使用

11、Analog Environment中的Spectre仿真器进行仿真。 由于电路完全与数字集成电路工艺兼容，因此也可以采用诸如硬件描述语言来设 计电路。由32级环形振荡器构成的数控振荡器DCO在Cadence Virtuoso中的仿真 电路，在本文的仿真中，是使用直流电压作为控制DCO各级环形振荡器翻开或者 关闭的输入信号。图3 32级的DCO结构仿真电路图电路中电源电压VDD=L2V,所有MOSFET均采用9 0 n m工艺库中的标准电 压晶体管 S V T(Standard Vol tage Tr ansi st or )，其阈值电压为 Vthn=0. 3V, |Vthp|=0. 3Vo当

12、32级环形振荡器逐级翻开，数控振荡器输出波形的振荡频率也 逐级上升，整个数控振荡器的频率调节范围。图4 DCO输出频率调节曲线当32级DCO中的18级环形振荡器翻开的时候，DCO的相位噪声。相位噪声 由Spectre仿真器的pss分析和pnoi se分析测得。图5翻开18级时的DCO相位噪声该32级数控振荡器的相位噪声和功耗如表1所示，随着环形振荡器逐级打 开，相位噪声和功耗都明显上升，这是获得高频率输出波形所付出的性能代价。 先测得单个反相器的平均电流，测得各个翻开的反相器平均电流均约为14 μ A,由下式可以得到电路的总功耗，式中N为翻开的环形振荡器级数。为了研究环形振荡器级数对频率

13、调节范围的影响，将数控振荡器的级数减少 至18级或12级，再分别测试其频率调节范围。三种不同级数数控振荡器调节范 围的比照，不同级数的数控振荡器fmax相等，但fmin随着数控振荡器的总级数 增加而减小，且KDCO也变小，调节线性度更好。图6不同级数数控振荡器的频率调节范围表1数控振荡器不同级翻开时的相位噪声和功耗进一步测试器件尺寸对数控振荡器性能的影响，当器件宽度Wn和Wp增加, 反相器中的平均电流增加，可以输出更高的频率并减小电路中器件噪声导致的相 位噪声，这对高性能电路是有意义的，但电路功耗也随之增加。对于18级数控振 荡器，保持电路中全部MOSFET的沟道长度不变，同时增大图2 (b)

14、中的NMOS管 M2、M3的Wn和PMOS管MO、M1的Wp至原尺寸的1. 5倍后测得的频率调节范 围，全部环形振荡器共18级翻开后的DCO功耗及相位噪声如表2所示。表2器件尺寸不同时测得的功耗及相位噪声图7器件尺寸不同时测得的频率调节范围比照4结论该数控振荡器结构采用全静态CMOS逻辑电路来设计，获得了线性度较好的 频率调节范围，在90nm混合信号工艺条件下全DCO电路功耗在3mV左右，10MHz 处相位噪声低于-110 dBc/Hz,性能相比传统LC压控振荡器有过之而无不及，非 常适合应用于高性能数字电路中。在用该数控振荡器结构设计DPLL时，应进一步 增加环形振荡器级数以提供线性度更好的可调输出频率范围，并需要前置数字环 形滤波器提供相配合的控制信号。*AT*F000284CD71c41DE86667c851693FCB4