2022年多功能数字钟 2.pdf

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1、河南科技大学课 程 设 计 说 明 书课程名称EDA 课程设计题目多功能数字钟设计学院电子信息工程学院班级电信科 081学生姓名邢 中 普指导教师张 雷 鸣日期 2011年 9 月 19 日名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 17 页 - - - - - - - - - 课程设计任务书课程设计名称EDA 课程设计学生姓名邢中普专业班级电信科 081 设计题目多功能数字钟设计一、 课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决

2、实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；4、锻炼撰写研究报告、研究论文的能力；5、通过本实践环节，培养科学和严谨的工作作风。二、 设计内容、技术条件和要求l、能进行正常的时、分、秒计时功能，分别由6 个数码显示24 小时、 60 分钟的计数器显示。2、能利用实验系统上的按钮实现“校时”、 “校分”功能；（1）按下“ SA”键时，计时器迅速递增，并按24 小时循环；（2）按下“ SB”键时，计时器迅速递增，并按59 分钟循环，并向“时”进位；（3）按下“ SC”键时，秒

3、清零；抖动的，必须对其消抖处理。3、能利用扬声器做整点报时：（1）当计时到达59 50”时开始报时，频率可为500Hz；计满 23 小时后回零；计满59分钟后回零。 （2）到达 59 59”时为最后一声整点报时，整点报时的频率可定为lKHz 。4 定时闹钟功能5、用层次化设计方法设计该电路，用硬件描述语言编写各个功能模块。6、报时功能。报时功能用功能仿真的仿真验证，可通过观察有关波形确认电路设计是否正确。三、 时间进度安排1 周： (1) 完成设计准备，确定实施方案；(2) 完成电路文件的输入和编译；(4) 完成功能仿真。2 周： (1) 完成文件至器件的下载，并进行硬件验证；(2) 撰写设计

4、说明书。四、 主要参考文献(1)谭会生、瞿遂春， EDA 技术综合应用实例与分析，西安电子科技大学出版社，2004 (2)曹昕燕、周凤臣等， EDA 技术实验与课程设计 ，清华大学出版社，2006 指导教师签字：2011 年 9月 19 日名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 17 页 - - - - - - - - - 一、实验原理：用层次化设计的方法以VHDL 语言编程实现以下功能：【1】具有“时”、 “分”、 “秒”计时功能；时为24 进制，分和秒都为60

5、 进制。【2】具有消抖功能：手工按下键盘到是否这个过程大概50ms 左右，在按下开始到弹簧片稳， 定接触这段时间为5-10ms，从释放到弹片完全分开也是5-10ms，在达到稳定接触和完全分开的微观过程中，电平是时高时低的，因此如果在首次检测到键盘按下时延时 10ms 再检测就不会检测到抖动的毛刺电平了。64Hz 的信号周期为15.6ms，正适合做消抖信号。【3】具有校时和清零功能,能够用 4Hz 脉冲对“小时” 和“分” 进行调整， 并可进行秒零；【4】具有整点报时功能。在59 分 51 秒、53 秒、55 秒、 57 秒发出低音512Hz 信号,在 59分 59秒发出一次高音1024Hz 信

6、号,音响持续 1秒钟,在 1024Hz 音响结束时刻为整点。【5】 具有一键设定闹铃及正常计时与闹铃时间的显示转换。闹时时间为一分钟。二、程序流程：1、秒计数器模块设计：模块图如图1。六十进制带进位计数器，可清零，clk 输入信号为1Hz 脉冲，当 q0 计满 9 后q1 增加 1，当 q0 满 9 且 q1 记满 5，q1、q0 同时归零， co 输出为高电平。 q1 为十位 q0 为个位。图 1 程序如下：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U

7、NSIGNED.ALL; entity c60 is Port ( clk,clr : in std_logic; co :out std_logic; q1,q0 : out std_logic_vector(3 downto 0); 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 17 页 - - - - - - - - - end c60; architecture one of c60 is begin process (clk,clr) variable cq1

8、,cq0:std_logic_vector(3 downto 0); begin if clr=1 then cq1:=(others=0);cq0:=(others=0); elsif (clkevent and clk=1) then if cq09 then cq0:=cq0 +1;co=0; elsif cq10); elsif cq1=5 and cq0=9 then co0); cq0:=(others=0); else co=0; end if; end if; q1=cq1; q00);cq0:=(others=0); elsif (clkevent and clk=1) th

9、en if cq09 then cq0:=cq0 +1;co=0; elsif cq10); elsif cq1=5 and cq0=9 then co0); cq0:=(others=0); else co=0; end if; end if; q1=cq1; q0=cq0; end process; end one; 仿真结果如下图4 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 17 页 - - - - - - - - - 3、时计数器：模块图如图5。 24 进制

10、无进位计数器， 当计数信号计到23 后再检测到计数信号时会自动零。带清零， clk 输入为分秒进位相与的结果。q1 为十位， q0 为个位。图 5 程序如下：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity c24 is Port ( clk : in std_logic; q1,q0 : out std_logic_vector(3 downto 0); end c24; architecture one of c24

11、 is begin process (clk) variable cq1,cq0:std_logic_vector(3 downto 0); begin if (clkevent and clk=1) then if cq1=0010 and cq0=1001 then cq1:=0000; cq0:=0000; elsif cq01001 then cq0:=cq0+1; else cq0:=0000; cq1:=cq1+1; end if; end if; q1=cq1;q0=cq0; end process; end one; 仿真波形如下图6：名师资料总结 - - -精品资料欢迎下载

12、- - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 17 页 - - - - - - - - - 图 6 4、分频器：模块图如图7。由四个分频器构成，输入信号in_clk 为 1024Hz 脉冲信号。把输入的1024Hz信号分频为四个脉冲信号，即1Hz 的秒脉冲， 4Hz 的校时、校分脉冲，64Hz 的消抖脉冲以及 512Hz 的蜂鸣器低音输入。图 7 程序如下：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use I

13、EEE.STD_LOGIC_UNSIGNED.ALL; entity div is Port ( in_clk : in std_logic; clk_512, clk_1,clk_4 ,clk_64:out std_logic); end div; architecture one of div is signal q512,a,b,c:std_logic; signal c1,c4,c64:integer range 512 downto 0; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - -

14、 - - 第 7 页，共 17 页 - - - - - - - - - begin process(in_clk) begin if in_clkevent and in_clk=1 then q512=7 then c64=0;c=not c;else c64=127 then c4=0;b=not b;else c4=511 then c1=0;a=not a;else c1=c1+1;end if; end if; end process; clk_512=q512; clk_1=a; clk_4=b; clk_64=c; end one; 仿真波形如下图8：图 8 5、消抖：模块图如图

15、9。分频出的用64Hz 信号对 sa校时信号、 sb 校分信号、 sc 秒清零信号、 sd 闹时设置信号进行防抖动处理。是由四个两级d 触发器构成的，分别对输入的sa、sb、sc、sd 信号的相邻两个上升沿进行比较以确定按键的按下，从而达到消抖的目的。图 9 程序如下：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 17 页 - - - - - - - - - library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_

16、LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity xd is Port ( clk_64 : in std_logic; hj,mj,sclr,sdo :out std_logic; sa,sb,sc,sd : in std_logic); end xd; architecture one of xd is begin process(clk_64) variable sa_n,sa_p,sb_n,sd_n,sb_p,sc_n,sc_p,sd_p:std_logic; begin if clk_64event and clk_64

17、=1 then sa_p:=sa_n;sa_n:=sa; sb_p:=sb_n;sb_n:=sb; sc_p:=sc_n;sc_n:=sc; sd_p:=sd_n;sd_n:=sd; if sa_p= sa_n then hj=sa;end if; if sb_p= sb_n then mj=sb;end if; if sc_p= sc_n then sclr=sc;end if; if sd_p= sd_n then sdo=sd;end if; end if; end process; end one; 仿真波形如下图10：名师资料总结 - - -精品资料欢迎下载 - - - - - -

18、- - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 17 页 - - - - - - - - - 图 10 6、闹钟时间的设定：模块图如图11。一键设定闹铃时间，内部由四个d 触发器构成。当确定sd 键按下时，将当前时间的小时和分的个位十位分别存入四个d 触发器内，作为闹时时间。图 11 程序如下library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity df4 is Port

19、 ( sd :in std_logic; hh,hl,mh,ml : in std_logic_vector(3 downto 0); hh_o,hl_o,mh_o,ml_o: out std_logic_vector(3 downto 0); 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 17 页 - - - - - - - - - end df4; architecture one of df4 is begin process (sd,hh,hl,mh,ml)

20、begin if sd=1 then hh_o=hh;hl_o=hl;mh_o=mh;ml_o=ml;end if; end process; end one; 仿真波形如下图12：图 12 7、二选一电路（1）一位二选一：模块图如图13。用以进行正常计时和校时/分的选择。 alarm 为经过消抖的校时/分信号。当按键未曾按下时，即校时/分信号没有到来时，二选一选择器会选择输出a（正常计时输入）信号，否则当alarm 按键按下时输出y 为校时 /分输入信号4Hz。图 13 程序如下：library IEEE; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - -

21、 - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 17 页 - - - - - - - - - use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity xuan21 is Port ( alarm,a,b: in std_logic; y:out std_logic); end xuan21 ; architecture one of xuan21 is begin process(alarm,a,b) begin

22、 if alarm=0 then y=a;else y=b; end if; end process; end one; 仿真波形如下图14：图 14 （2）三位二选一：模块图如图15。用以进行正常计时时间与闹铃时间显示的选择，alarm 输入为按键。 当 alarm按键未曾按下时二选一选择器会选择输出显示正常的计时结果，否则当 alarm 按键按下时选择器将选择输出显示闹铃时间显示。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 17 页 - - - - - - -

23、- - 图 15 程序如下：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity x213 is Port ( alarm : in std_logic; y:out std_logic_vector(3 downto 0); a,b: in std_logic_vector(3 downto 0); end x213; architecture one of x213 is begin process(alarm,a,b)

24、 begin if alarm=0 then y=a;else y=b; end if; end process; end one; 仿真结果如下图16：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 13 页，共 17 页 - - - - - - - - - 图 16 8、整点报时及闹时：模块图如图17。在 59 分 51 秒、53 秒、55 秒、57 秒给扬声器赋以低音512Hz 信号 ,在 59 分59 秒给扬声器赋以高音1024Hz 信号 ,音响持续 1 秒钟,在 1024H

25、z 音响结束时刻为整点。当系统时间与闹铃时间相同时给扬声器赋以高音1024Hz 信号。闹时时间为一分钟。图 17 程序如下：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity voice is Port ( hou1,huo0,min1,min0,sec1,sec0,hh,hl,mh,ml: std_logic_vector(3 downto 0); in_1000,in_500:in std_logic; q : out

26、 std_logic); end voice; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 17 页 - - - - - - - - - architecture one of voice is begin process(min1,min0,sec1,sec0) begin if min1=0101 and min0=1001 and sec1=0101 then if sec0=0001 or sec0=0011 or sec0=0101 or sec0=011

27、1 then q=in_500; elsif sec1=0101 and sec0=1001 then q=in_1000; else q=0; end if; else q=0; end if; if min1=mh and min0=ml and hou1=hh and huo0=hl then q=in_1000; end if; end process; end one; 仿真波形如下图18 图 18 9、顶层原理图：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 15 页，

28、共 17 页 - - - - - - - - - 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 16 页，共 17 页 - - - - - - - - - 三、课程设计感想由于一直忙于单片机的学习，渐渐对VHDL 语言有了些陌生，所以当看到题目时，一时间不知从何处下手，但后来发现系统的构思与单片机差不多，所以就按照C 语言的思路，参照书本例程，整理VHDL 语言的系统用法，不多久，对VHDL 语言开始渐渐能够熟练应用起来。 紧接着就是开始编写本课程设计多功能数字钟程序，按照功能分别

29、编写，然后模块化，最终通过调用进行汇总。虽然在编写程序方面比较顺利，但在关键的波形仿真方面却出了些困难， 在分频模块中，设定输入的时钟信号后，却只有二分频的结果，其余三个分频始终没反应。 后来， 在数十次的调试之后，才发现是因为规定的信号量范围太大且信号的初始值随机，从而不能得到所要的结果。总而言之，通过本次课程设计，对VHDL 语言又变得熟悉，且更加熟练，得到了的一些教训也不失为一些经验。四、参考资：1、谭会生、瞿遂春， EDA 技术综合应用实例与分析，西安电子科技大学出版社，2004 2、曹昕燕、周凤臣等， EDA 技术实验与课程设计 ，清华大学出版社，2006 3、潘松、黄继业， EDA 技术实用教程 ，科学出版社，2006 4、侯伯亨，刘凯，顾新，VHDL 硬件描述语言与数字逻辑电路设计，西安电子科技大学出版社， 1997 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 17 页，共 17 页 - - - - - - - - -