基于VHDL语言正弦波信号发生器--EDA实训报告-.doc

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1、 EDA实训报告学生姓名： XXX 学 号： XXXXXXXXXXXX学 院： 理工学院 专 业： 电子科学与技术 题 目： 基于FPGA的正弦波发生器 指导教师： 安国臣 2013年1月课程设计成绩评定表学生姓名XXX学 号0XXXXX成绩专业班级电子科学与技术起止时间设计题目基于FPGA的正弦波发生器指导教师评语指导教师： 安国臣 年 月 日基于FPGA的正弦波发生器摘 要：本设计结合了EDA技术和直接数字频率合成（DDS）技术。EDA技术是现代电子设计技术的核心，是以电子系统设计为应用方向的电子产品自动化的设计技术。DDS技术则是最为先进的频率合成技术，具有频率分辨率高、频率切换速度快、

2、相位连续、输出相位噪声低等诸多优点。本文在对现有DDS技术的大量文献调研的基础上，提出了符合FPGA结构的正弦信号发生器设计方案并利用MAXPLUS软件进行了设计实现。文中介绍了EDA技术相关知识，同时阐述了DDS技术的工作原理、电路结构，及设计的思路和实现方法。经过仿真测试，设计达到了技术要求。关键词：现场可编程门阵列（FPGA）；直接数字频率合成（DDS）； 正弦波信号发生器一、DDS的基本原理正弦波信号发生器是由地址发生器和正弦波数据存储器ROM两块构成，输入为时钟脉冲，输出为8位二进制。1地址发生器的原理地址发生器实质上就是计数器，ROM的地址是6位数据，相当于64位循环计数器。2.只

3、读存储器ROM的设计(1)、VHDL编程的实现基本原理：为每一个存储单元编写一个地址，只有地址指定的存储单元才能与公共的I/O相连，然后进行存储数据的读写操作。逻辑功能：地址信号的选择下，从指定存储单元中读取相应数据。直接数字频率合成器（DDFS）的基本原理：DDS是利用采样定理，根据相位间隔对正弦信号进行取样、量化、编码，然后储存在EPROM中构成一个正弦查询表，通过查表法产生波形。它是由参考时钟、相位累加器、正弦查询表和DA转换器组成，如图1所示。图1 直接数字频率合成器原理框图相位累加器由N位加法器与N位累加寄存器级联构成，其原理框图如图2所示。每来一个时钟脉冲Fc，N位加法器将频率控制

4、数据K与累加寄存器输出的累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据K相加；另一方面以相加后的结果形成正弦查询表的地址,取出表中与该相位对应的单元中的幅度量化正弦函数值，作为取样地址值送入幅度/相位转换电路。这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。图2 相位累加器原理框图由此可以看出，相位累加器在每一个时

5、钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位。当相位累加器加满量时就会产生一次溢出，溢出频率就是DDS输出的信号频率。相位累加器的最大计数长度与正弦查询表中所存储的相位分隔点数相同，在取样频率(由参考时钟频率决定)不变的情况下，由于相位累加器的相位增量不同，将导致一周期内的取样点数不同，输出信号的频率也相应变化。如果设定累加器的初始相位，则可以对输出信号进行相位控制。由采样原理可知，如果使用两个相同的频率合成器，并使其参考时钟相同，同时设定相同的频率控制字、不同的初始相位，那么在原理上就可以实现输出两路具有一定相位差的同频信号。二、设计方案1.基于VHDL编程的设

6、计在地址信号的选择下，从指定存储单元中读取相应数据系统框图如下:2、总体设计框图 信号发生器结构框图三、原理图1、顶层原理图四、VHDL编程的实现1、 顶层文件library ieee;use ieee.std_logic_1164.all;entity sin is port(clk:in std_logic; b:in std_logic_vector(15 downto 0); qout:out std_logic_vector(6 downto 0); sel_out:out std_logic_vector(3 downto 0); q:out std_logic_vector(7

7、downto 0);end;architecture bhv of sin is component sineport(clk:in std_logic; div_set:in std_logic_vector(15 downto 0); qout:out std_logic_vector(7 downto 0) );end component;component seg_outport(ins:in std_logic_vector(3 downto 0); outs:out std_logic_vector(6 downto 0);end component;component selpo

8、rt(clk:in std_logic; qin:in std_logic_vector(15 downto 0); qout:out std_logic_vector(3 downto 0); sel_out:out std_logic_vector(3 downto 0);end component;signal se:std_logic_vector(3 downto 0);beginu1:sine port map(clk,b,q);u2:seg_out port map(se,qout);u3:sel port map(clk,b,se,sel_out);end;2、rom设计lib

9、rary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sine is port(clk:in std_logic; div_set:in std_logic_vector(15 downto 0); qout:out std_logic_vector(7 downto 0) );end;architecture bhv of sine issignal addr:std_logic_vector(5 downto 0);signal cn

10、t:std_logic_vector(15 downto 0);signal clk_temp:std_logic;type memory is array(0 to 63) of std_logic_vector(7 downto 0); constant rom:memory:=(10000000,10001100,10011001,10100101,10110001,10111100,11000111,11010001,11011011,11100011,11101011,11110001,11110110,11111010,11111101,11111111,11111111,1111

11、1110,11111100,11111000,11110100,11101110,11100111,11011111,11010110,11001100,11000010,10110111,10101011,10011111,10010011,10000110,01111001,01101101,01100000,01010100,01001000,00111101,00110011,00101001,00100000,00011000,00010001,00001011,00000111,00000011,00000001,00000000,00000000,00000010,0000010

12、1,00001001,00001110,00010100,00011100,00100100,00101110,00111000,01000011,01001110,01011010,01100110,01110011,01111111);beginfre:process(clk) begin if rising_edge(clk) then if cnt=div_set then cnt=0000000000000000;clk_temp=1;else cnt=cnt+1;clk_temp=0; end if;end if; end process; p1:process(clk_temp)

13、 begin if rising_edge(clk_temp) then if addr=111111 then addr=000000;else addr=addr+1;end if;end if; end process;main:process(addr) variable temp:integer range 0 to 63; begin temp:=conv_integer(addr); qout=rom(temp);end process;end;3、7段数码管动态显示3.1、片选library ieee;use ieee.std_logic_1164.all;use ieee.s

14、td_logic_unsigned.all;entity sel is port(clk:in std_logic; qin:in std_logic_vector(15 downto 0); qout:out std_logic_vector(3 downto 0); sel_out:out std_logic_vector(3 downto 0);end;architecture bhv of sel is signal cnt:std_logic_vector(5 downto 0);signal sel_temp:integer range 0 to 4;signal clk_temp

15、:std_logic;signal qin_temp1,qin_temp2:std_logic_vector(15 downto 0);beginp1:process(clk) begin if rising_edge(clk) then if cnt=111111 then cnt=000000;clk_temp=1; else cnt=cnt+1;clk_temp=0; end if; end if; end process;p2:process(clk_temp) begin if sel_temp=4 then sel_temp=0; elsif rising_edge(clk_tem

16、p) then sel_tempsel_out=0001;qoutsel_out=0010;qoutsel_out=0100;qoutsel_out=1000;qoutsel_outoutsoutsoutsoutsoutsoutsoutsoutsoutsoutsoutsoutsoutsoutsoutsoutsnull; end case;end process;end ;四、波形仿真结果1、实验箱的引脚配2、一些相关设计3、利用语言设计的波形仿真结果五、实训总结通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶

17、层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。其次，在连接各个模块的时候一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出现错误提示，在器件的选择上也有一定的技巧，只有选择了合适当前电路所适合的器件，编译才能得到完满成功。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正

18、为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。最后，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！ 在这次设计中，我也深深地体会到“细节决定成败”这句话的真正含义，也许就因为一个小的细节就会导致设计的失败。这次设计也启发了我在以后的学习中一定要耐心、细心、认真，不可粗枝大叶。13