数字电子技术各章复习要点.doc

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1、数字电子技术各章复习要点数制和编码先介绍常见的十进制数，然后介绍二进制、十六进制，再介绍各进制数的相互转换，最后讲述十进制的二进制编码形式。一、十进制数：按照进位方式进行计数的制度称进位计数制。进位计数制中有两个基本要素：基数和权值。十进制数的基数是10（09），权值是10（是数字所处位置的 序号）。特点是逢10进1。例：（567.8)105102+6101+7100+810-1二、二进制数:计算机内部使用的数值符号只有两个:0和1。外界的各种信息（数字、符号、图像）到了计算机内部都由0、1两个数字组成。二进制数的基数是2，权值是2，特点是逢2进1。例：（101101.1)2125+024+1

2、23+122+021+120+12-1 32+8+4+1+0.5=45.5三、十六进制数: 二进制数的缺点是位数多,不易书写和记忆,为此我们常采取十六进制数.十六进制数的基数是16(09,AF)，位权是16。特点是逢十六进一。例:(2B.A)1616+111+10/16(43.625)104B7+84C(D03)16四、数制转换：1.任意进制数转换成十进制数：只需将其按权展开的多项式求和。例：(11011.01)2124+123+022+121+120+02-1+12-2(27.25)10(FC)1615161+12160(252)102.十进制数转换成二进制数：分为整数部分和小数部分。整数部

3、分采取“除基取余法”：将要转换的十进制整数除以2，取余数作为二进制整数的最低位0，将商继续除以2，再取商的余数作为次低位1，这样不断除，直到商为0，最后的余数作为二进制整数的最高位n。 举例: 小数部分采用“乘基取整”法：将要转换的十进制小数乘以2，取积的整数部分作为二进制小数的最高位-1，继续将积的小数部分乘以2，再取积的的整数部分作为二进制小数次高位-2,这样继续相乘，直到积的小数部分为0或达到所需精度为止，最后一位积的整数部分作为二进制小数最低位的系数-m，这些系数的排列：0、-1、-2-m ，便构成了对应的二进制数。举例: 对于既有整数部分，又有小数部分的十进制数，可按上述方法分别转换

4、然后组合在一起。例：将十进制数(43.6875)10转换成对应的二进制数。解:由以上两例得(43)10(101011)2(0.6875)10(0.1011)2 所以 (43.6875)10(101011.1011)23.二进制数与十六进制数的相互转换：十六进制数与二进制数之间存在简单的转换关系，每一位十六进数对应位二进制数。二进制数向十六进制数转换，以小数点为界，分别向左、向右4位一组，每组对应一位十六进制数，可得到对应的十六进制数，两头不足4位时，用0补足。举例要将十六进制数转换成二进制数，只需将一位十六进制数转换成对应4位二进制数。举例五、码（）：在计算机中，经常要将十进制数用二进制编码来

5、表示，这就是码。它表面上具有二进制数的形式，又具有十进制数的特点。一般码都以4位二进制数来表示位十进制数。常用的码有8421码、2421码、余3码，编码如下表所示。 显示表1. 8421码是一种有权码，即每位二进制数都有固定的权，每个码从高到低分别是8、4、2、1，它是一种最自然、最简单的码。举例 2. 2421码是一种有权码，每个码中从高到低分别是2、4、2、1，2421码的编码方案不是唯一的。例:(110001000010)2421BCD(642)D3. 余3码：是无权码。每一个余3码都比8421码的编码多3。例：0)余3码（125)D六、 可靠性编码：代码在形成和传输过程中，因为外界干扰

6、而发生错误。为了尽可能减少错误的发生，或者在发生错误后能和时发现并矫正，在实际中采取可靠性编码技术，常用的有格雷码和奇偶校验码。1.格雷码：（又称循环码）特点：任意两个相邻的代码中仅有一位二进制数不同，这样在数码递增或递减过程中，只有一位发生变化，不会出现中间代码，减少了出错的可能性。举例2.奇偶校验码：特点：利用奇偶校验码可以发现代码在传输过程中发生的一位出错（01或10）。奇偶校验码由信息位和校验位两部分组成，信息位是要传输的信息本身，校验位是为了检查错误而添加在信息位后的冗余位。奇偶校验码分奇校验和偶校验两种，它们产生校验位的规则是不同的。对于奇校验，增加一位校验位后使得信息位和校验位中

7、“1”的个数总和是奇数；反之若“1”的个数总和是偶数则为偶校验。以“”为例：信息在发送时如采用奇校验，在接收时对信息位和校验位中“1”的个数进行判断，如仍是奇数，说明信息传送未出错，如是偶数，则信息传送出现差错。半导体器件的开关特性数字电路的半导体器件主要工作于开关状态，作为开关一般有两种状态：开态和关态。这些器件在实际中都不是理想开关。一般要做简化处理。一、二极管的开关特性（单向导电性）:死区电压和钳位电压是二极管的两个重要参数。当外加正向电压小于钳位电压时，二极管截止，电流近似为0，如同断了的开关。当外加正向电压大于钳位电压r时，二极管导通，端电压为0.7，由外加电压来控制二极管的开关。二

8、、三极管的开关特性：三极管可以分为三个工作区域：放大区、截止区和饱和区。对应这三个工作区域，三极管具有放大、截止和饱和三种工作状态。在数字电路中，三极管作为开关主要工作于截止和饱和两种状态，而放大状态是截止和饱和之间的过渡状态，它主要应用于模拟电路中。截止状态：当输入电压Ir时，发射结反偏， ，集电结也反偏。C-间相当于开关断开，这种状态称三极管的截止状态。导通状态：当输入电压I，发射结正偏，、增大，输出电压-不断下降，降至.7V以下时，集电结也正偏，三极管饱和，-间相当于开关接通，称为三极管的开态。三、管的开关特性：管是一种集成度高、功耗低、工艺简单的半导体器件。1.管有三个极G（栅极）、S

9、（源极）、D（漏极）。 2.管的一个重要参数是，称开启电压。 3.当栅源电压2.1，1的发射结电压BE1B13.62.13.61.5。1处于发射结反偏、集电结正偏的“倒置”放大状态。总结：当1发射极中有任一输入为低时，输出为高；当1发射极中全为高时，输出为低，实现与非运算。电路输入端悬空相当于接“”电平。 3.门电路的主要参数：输出高电平OH和输出低电平OL当与非门输入端有低电平时，输出的电压称输出高电平OH，约3.6。当与非门输入端全是高电平时，输出的电压称输出低电平OL，约0.3。输入开门电平ON和输入关门电平OFF使与非门输出维持低电平状态所需的最小输入电压称输入开门电压ON，约为1.8

10、。即要使与非门维持导通状态，输入电压必须大于1.8。使与非门输出维持高电平状态所需的最大输入电平称输入关门电平OFF，约为0.8。即要使与非门维持截止状态,输入电压必须小于0.8。扇入系数I和扇出系数O一个门电路允许的输入端数目,称门电路的扇入系数I，约15。一个门电路的输出端所能连接的下一级门电路输入端的个数称门电路的扇出系数，约为8。4.其它类型的门电路集电路开路与非门（门）一般门在使用时不允许将两个门电路的输出端直接连接在一起。因为若两个与非门的输出端连在一起，则当其中一个门的4和导通、3截止，另一个门的4和截止、3饱和时，将有大电流流过各门的输出导通道，导致它们损坏。实际中专门设计了一

11、种允许输出端相互连接的特殊的门电路，称集电极开路与非门，又称门（OpenCollectorGate）。三个输入端的与非门的符号如右图：与非门的应用之一是线与。 其逻辑电路图如下：由此图得到逻辑关系：12与非门的应用之二是实现多路信号在总线上的选通传输。可以将多个输入信号中的某一个反相送到总线上。三态门（门）三态门有三种状态：“0”态、“1”态和高阻状态。高阻状态又称禁止态，此时三态门输出端与其它电路的连接断开。 三态门的标准符号如下：该电路中若控制端/为低时，此时输出，即三态门处于工作状态。若控制端/为高时，输出端便处于高阻悬浮状态。三态门的应用是总线传输。它可以将多个输入中的某一个通过控制端

12、反相送到总线。基本逻辑运算和基本门电路一、逻辑变量与逻辑函数：在逻辑代数中的变量称逻辑变量，用字母、来表示。逻辑变量只能有两种取值：真和假。常把真记作“1”，假记作“0”。这里的“1”和“0”并不表示数量的大小，而是表示完全对立的两种状态。在逻辑问题的研究中，涉和到问题产生的条件和结果。表示条件的逻辑变量称输入变量，表示结果的逻辑变量称输出变量。将输入变量和输出变量通过逻辑运算符连接起来的式子称逻辑函数，常用、Y等表示。基本的逻辑运算有“与”运算、“或”运算、“非”运算。二、逻辑运算：逻辑运算的值要通过对逻辑变量进行逻辑运算来确定。1.与运算和与门逻辑运算与逻辑变量、的逻辑与运算表达式是：,

13、式中“”为与运算符。在逻辑电路中，把能实现与运算的基本单元叫与门，它是逻辑电路中最基本的一种门电路。二极管构成的与门电路和逻辑符号如下：2.或运算和或门逻辑函数与逻辑变量、的逻辑运算表达式是：，式中“”为或运算符。在逻辑电路中，把能实现或运算的基本单元叫或门。二极管构成的或门电路和逻辑符号如下：3.非逻辑和非门对逻辑变量进行逻辑非运算的表达式是：，这里的“”是非运算符。在逻辑电路中，把实现非运算的基本单元叫非门。三极管构成的非门电路和逻辑符号如下：三、正、负逻辑数字电路是以输入、输出电平的高低来表示逻辑“0”或“1”的。这种高低电平允许在一定的范围内波动，只要不超出这个范围，它们所表示的逻辑值

14、都是正确的的。若规定以高电平表示逻辑“1”，低电平表示逻辑“0”，这种规定称正逻辑。反之，若规定低电平来表示逻辑“1”，高电平表示逻辑“0”，这种规定称负逻辑。同一个门电路，若逻辑规定不同，可能表现不同的逻辑功能。如按正逻辑规定它是与门，如按负逻辑规定则是或门。在实际电路中多采用正逻辑。逻辑代数的基本定律和规则一、逻辑代数相等：假定、都具有个相同变量的逻辑函数，对于这个变量中的任意一组输入，如和都有相同的输出值，则称这两个函数相等。在实际中，可以通过列真值表来判断。 二、逻辑代数的基本定律：在逻辑代数中，三个基本运算符的运算优先级别依次为：非、与、或。由此推出10个基本定律如下：1.交换律 ；

15、2.结合律 （）（）； （）（）3.分配律 （）； （）（）4.0-1律 0；1 11 ；005.互补律 1；06.重叠律 ；7.对合律 8.吸收律 ；（） ；（） ；（）（）9.反演律 ；10.多余项律 ； (）（）（）（）（）上述的定律都可用真值表加以证明，它们都可以用在后面的代数化简中。三、逻辑代数的基本规则：逻辑代数中有三个基本规则：代入规则、反演规则和对偶规则。1.代入规则：在任何逻辑代数等式中，如果等式两边所有出现某一变量（如）的位置都代以一个逻辑函数（如），则等式仍成立。利用代入规则可以扩大定理的应用范围。例：，若用代替，可得2.反演规则：已知函数，欲求其反函数时，只要将式中所有

16、的“”换成“”，“”换成“”；“0”换成“1”，“1”换成“0”时，原变量变成反变量，反变量变成原变量，便得到。注意：运用反演规则时，要注意运算符号的优先次序和括号的正确使用。例： () ()()3.对偶规则：任意函数，若将式中的“”换成“”，“”换成“”；“1”换成“0”， “0”换成“1”，而变量保持不变，原式中的运算优先顺序不变。得到的式子称的对偶式。注意：若，则。 例： (0)(1) （1）（0） 四、复合逻辑：在数字电路中，由基本的与、或、非三种逻辑运算复合成更复杂的其它逻辑运算。实现对应运算的门称复合门，常见的有非门、或非门、与或非门和异或门。1.与非运算和与非门：与非运算的表达式

17、是：特点是输入中有 0，输出为 1；输入全 1，输出为 0。实现与非运算的电路称与非门。三变量与非门符号如下：2.或非运算和或非门：或非的表达式是：特点是输入中有1，输出为0；输入全 0，输出为 1。实现或非运算的电路称或非门。三变量或非门的符号如下：3.与或非运算和与或非门：与或非运算的表达式是：特点是当各组与项中至少有一组变量全部输入 1，输出为0；否则，当各组与项中，至少有一个变量为 0，则输出为1。实现与或非运算的电路称与或非门。符号如下：4.异或运算和异或门：异或运算的表达式：特点是两输入相同时输出 0；两输入相异时输出 1。运算规则实现异或运算的电路称异或门。符号如下：逻辑函数的化

18、简一个逻辑函数的表示形式由多种。表达式越简单，对应的电路越简单，电路也更可靠、经济，所以我们要对函数化简。常用方法有代数化简法和卡诺图化简法。一、逻辑函数的表示形式1.与或式和或与式一个由若干个与项相或构成的函数表达式称与或式。例：（，）一个由若干个或项相与构成的函数表达式称或与式。例：（，）（）（）2.最小项和标准与或式一个由n变量构成的与项中，如果每个变量都以原变量或反变量形式在与项中出现且仅出现一次，这种与项称最小项。一个n变量的逻辑函数与或式中，如果每个与项都是最小项，这样的与或式称标准与或式。n3 时，最小项的个数是 8，即、用下标法表示为0、1、7n4 时，最小项的个数是 16，即

19、、 用下标法表示为0、1、15最小项的性质： 任意最小项，仅有一组变量的取值使之为1；任何两个最小项之积恒为0，即mm0（）； 如（、）034 （0，3，4） 是标准与或式。它的真值表如下：由真值表也可推导出逻辑函数的标准与或式。方法3.最大项和标准或与式一个由n变量构成的或项中，如果每个变量都以原变量、反变量形式在或项中出现且仅出现一次，这种或项称最大项。 一个n变量的逻辑函数或与式中，如果每个或项都由最大项构成，这样的或与式称标准或与式。n3时，最大项的个数是8，即， 用下标法表示为0、1、7n4时，最大项有16个，即， 用下标法表示为0、1、15最大项的性质：对于某一最大项，仅有一组变量

20、的取值使之为； 任何两个最大项之和恒为1，即1（）； n个变量的函数的全体最大项之与恒为。如（，）（）（）（）043（0，3，4）是标准或与式。由真值表可以推出标准或与式。方法4.标准与或式和标准或与式间的关系：任一函数的标准与或式可以得到对应的标准或与式：如（，）（1，3，5，7）（0，2，4，6），反之亦然。 最大项和最小项之间的关系：5.最简表达式的基本形式：最简的含义是所含项数最少，且每项中所含变量最少。最简表达式的基本形式有五种：与或式、与非与非式、与或非式、或与式、或非或非式。它们间的相互转换方法：与或式与非与非式： 可以对与或式两次求反，再用反演律展开。 举例与或式或与式：先对的

21、与或式求反，得到的最简与或式，再对求反，展开后化简。或与式或非或非式：对或与式两次求反，再用反演律展开。举例与或式与或非式：先对的与或式求反，得到的最简与或式，再对求反。举例二、逻辑函数的代数化简法对逻辑代数的基本定律、公式掌握的基础上可以将复杂的逻辑函数转化为最简式。常用的代数化简法如下：1.并项法：利用公式举例 2.吸收法：利用公式举例 3.消去法：利用公式 举例4.取消法：利用公式5.配项法：利用公式或加上多余项。三、逻辑函数的卡诺图化简法利用代数法化简逻辑函数，需要一定的技巧，难度较大。为此我们介绍卡诺图化简法，较容易得到最简式。1.卡诺图的构成：一个变量的逻辑函数，全部最小项的个数应

22、该有2个。卡诺图实质上是将代表全部最小项的2个小方格，按相邻原则排列构成的方块图。对于3，最小项有8个，对应8个小方块，排成二行四列的长方形。小方块所在的行和列上所标的“0”和“1”确定了对应变量的取值，它们均按循环码排列。行、列交叉点的小方块对应了一个最小项。 如下图:对于4，最小项有16个，对应16个小方块，排列成四行四列的正方形。如下图：如四行一列的小方块对应的最小项是，即8。组合逻辑电路一、组合逻辑电路的特点若一个逻辑电路，在任一时刻的输出仅取决于该时刻输入变量取值组合，而与电路以前的状态无关，则电路称为组合逻辑电路（简称组合电路）。可用一组逻辑函数描述。组合电路根据输出变量分为单输出

23、组合逻辑电路和多输出组合逻辑电路。注意： 1.电路中不存在输出端到输入端的反馈通路。2.电路不包含记忆元件。3.电路的输出状态只由输入状态决定。二、组合逻辑电路的分析方法分析的含义：给出一个组合逻辑电路，分析它的逻辑功能。分析的步骤:1.根据给出的逻辑电路图，逐级推导，得到输出变量相对于输入变量的逻辑函数。 2.对逻辑函数化简。 3.由逻辑函数列出对应的真值表。 4.由真值表判断组合电路的逻辑功能。三、组合电路的分析举例例、试分析图3-1所示的单输出组合逻辑电路的功能解：（1）由G1、G2、G3各个门电路的输入输出关系，推出整个电路的表达式：Z1=ABCF=Z1+Z2 （2）对该逻辑表达式进行

24、化简： （3）根据化简后的函数表达式，列出真值表3-1。（4）从真值表中可以看出：当A、B、C三个输入一致时（或者全为“0”、或者全为“1”），输出才为“1”，否则输出为“0”。所以，这个组合逻辑电路具有检测“输入不一致”的功能，也称为“不一致电路”。例.试分析图32所示的输出组合逻辑电路的功能解：（1）由G1、G2、G3、G4、G5各个门电路的输入、输出关系，推出整个组合逻辑电路的表达式： （2)对该逻辑表达式进行化简：（3）根据化简后的函数表达式，列出真值表3-2。（4）若设A、B各为一位二进制加数，则从真值表中可以看出，S为两加数相加后的一位和、C为两加数相加后的进位值。由此可见，这个组

25、合逻辑电路实现了加法器的功能。由于这种加法器不计低位来的进位，所以称它为“半加器”（Half Adder）。半加器是运算器的基本单元电路，其符号图见图3-4。四、组合逻辑电路的设计设计的含义： 根据规定的逻辑功能，画出实现该功能的逻辑电路图。设计的步骤： 1.根据所需的逻辑功能，弄清输入、输出间的逻辑规定，列出满足要求的真值表。 2.由真值表列出逻辑函数的标准与或式，再化简。 3.根据选定的门电路，将逻辑函数转换成所需的表达式。4.由所得的逻辑表达式画出逻辑电路图。注意：其中第一步是逻辑电路设计的基础。 五、组合逻辑电路设计举例1.单输出组合逻辑电路设计举例例：三人按少数服从多数原则对某事进行

26、表决，但其中一人有表决权，即只要他同意，不论同意者是否达到多数，表决将通过。试用“与非”门设计该表决器。解：（1）由题意可知，该表决器有三个输入变量和一个输出变量。设A、B、C为输入变量（“1”表示同意，“0”表示不同意），且A为有表决权的变量，F为输出变量(“1”表示通过，“0”表示不通过)。将表决器的逻辑功能描述为：A或者B、C均为“1”时， F才为“1”,否则F为“0”。由此，可以列出真值表如表3-3所示。（2）由真值表列出逻辑表达式为：用卡诺图化简逻辑函数（如图35(a)所示），得到最简“与或”表达式：F=A+BC（3）将表达式转换成用“与非”形式：（4）根据逻辑表达式画出如图35(b

27、)所示的逻辑电路。这里假设系统能提供所有的原、反变量，否则还需增加一个“非”门以实现。、多输出组合逻辑电路设计例：某工厂有三个用电量相同的车间和一大、一小两台自备发电机，大发电机的供电量是小的两倍。若只有一个车间开工，小发电机便可以满足供电要求；若两个车间同时开工，大发电机可满足供电要求；若三个车间同时开工，需大、小发电机同时启动才能满足供电要求。试用“与非”门设计一个控制器，以实现对两个发电机启动的控制。解：（1）由题意可知，该控制器有三个输入变量和两个输出变量。设A、B、C为三个车间开工情况输入变量（“1”表示开工，“0”表示关闭）。可将控制器的逻辑功能描述为：当A、B、C中仅有一个为“1

28、”时，N为“1”；当A、B、C中有两个同时为“1”时，M为“1”；当A、B、C全为“1”时，M、N均为“1”；当A、B、C全为“0”时，M、N均为“0”。由此列出真值表如表34所示。（2）由真值表列出逻辑表达式，并利用图36(a)的卡诺图将它们转换为最简表达式： （3）将表达式转换成用“与非”形式：（4）根据逻辑表达式画出如图36（b）所示的逻辑电路。这里假设系统能提供所有的原、反变量，否则还需增加三个“非”门以实现中规模集成电路构成的组合逻辑部件集成电路按照集成度的不同，可以分为小规模集成电路、中规模集成电路、大规模集成电路。小规模集成电路仅是由门电路和触发器构成的；中规模集成电路是由一些相

29、对独立的逻辑部件或功能模块（如：加法器、译码器等）构成的；大规模和超大规模集成电路是一个数字系统。由于中规模集成电路具有通用性强、体积小、功耗低、可靠性高等一系列优点，在实际工程中为大多数数字逻辑设计者使用。本节介绍常用的中规模集成电路的外特性和如何使用这些模块。一、全加器加法器是计算机运算器的核心部件，它由多个全加器构成。如n位加法器就是由n个全加器构成的。全加器是可以将低位来的进位与两个一位二进制数一起相加，产生一位和值和一位向更高位进位的电路。简称为FA。设两个一位二进制数分别为Ai、Bi，Ci-1是低位来的进位，Si是和值，Ci是向高位的进位。其真值表如表3-5所示，惯用符号如图3-9

30、（a）所示。 从真值表列出全加器的逻辑表达式： 用n个全加器按图310连接起来，可以实现n位二进制数的加法运算。其中A1An,B1Bn分别为n位被加数和加数，S1Sn为n位和。各位串行连接形成进位链。在相加的过程中，低位产生的进位逐位传送到高位，这种进位方式被称为“行波进位”。由于高位相加必须等到低位相加完成并形成进位后才能进行，所以n位行波进位加法器的速度较慢。为了提高加法器的运算速度，可以采用先行进位加法器。一旦参加运算的加数确定，便可以同时产生各位进位，实现多位二进制数的并行相加。具有先行进位的四位二进制加法器7483中规模器件，引脚图如图3-11所示。二、译码器1、译码器的概念：将二进

31、制代码所表示的信息翻译出来的过程，称为译码。实现译码功能的电路称为译码器。它是一个多输出的组合逻辑电路，每一个输出对应一个特定的输入组合。2、二进制译码器：输入是表示某种信息的二进制代码，对于任何一组输入代码取值，多个输出中只有唯一的一个呈现有效电平，其余都是无效的。以此表示翻译出来的不同信息。若定义“0”是有效电平，则“1”是无效电平，反之亦然。若输入n位二进制代码，则输出有2个。当输入端n3时，输出端有8个，称为38译码器。典型的有74138译码器。3、74138译码器三个输入A0A2的八种组合中的每一种，都唯一地使八个输出中的一个为有效电平。还有三个使能控制端: G1,，仅当它们分别为1

32、、0、0时，译码器被选通，处于正常工作状态，输出由输入决定。否则，译码器处于禁止状态。它的真值表（如表3-7）,它的惯用符号如图3-12。4、译码器的扩展利用使能控制端可以实现译码器的扩展。由两片74138译码器芯片扩展成416译码器的连接图31。E为“1”时，两芯片处于“禁止”状态。E为“0”时，当输入A3A0为00000111时，即A30时，芯片1处于工作状态，芯片2处于禁止状态，输出反映了芯片1输入的变化，芯片2的输出均为“1”。当输入A3A0为10001111时，即A3时，芯片1处于禁止状态，芯片2处于工作状态，输出反映了芯片2输入的变化，芯片1的输出均为“1”。、利用译码器实现函数发

33、生器二进制译码器的每个输出，都唯一地对应输入变量的一种组合，即对应由输入变量构成的一个最小项。而任何逻辑函数都可以表示成最小项之和的形式，所以利用译码器的输出端，再配合门电路，就可以实现任何组合逻辑函数。设74138译码器的输入端A2、A1、A0接函数的输入变量A、B、C，则译码器输出与输入之间的逻辑关系为： 对任何逻辑函数，先将它们表示成标准“与或”式，然后转换成用译码器输出变量表示的形式。例如有两个输出变量的函数P1、P2，作如下的转换：图31即是连接图，实际上它实现的是前面讲过的全加器的功能。组合逻辑电路中的竞争-冒险现象一、险象的概念前面讨论的是理想门电路，没有考虑信号的门延时。实际的

34、门电路，存在门延时。信号经过不同的路径到达某点时，会产生时差，这种时差现象称为竞争。竞争现象可能使电路产生暂时性的错误输出，有时这种错误是不允许的。我们把这种由竞争产生的错误输出称为组合电路的险象。二、险象产生的原因1.见图37，如不考虑门延时，FA1。如考虑G1门延时，则当A由10时，经过一个短暂的瞬间才由01，即G2的输入端同时出现0，输出为0，这个结果是错误的，电路出现了险象，称0冒险。2.见图38，如不考虑门延时，FA0。若考虑G1门延时，则当A由01时，经过一个短暂的瞬间才由10，即G2的输入端同时出现1，输出为1，这个结果是错误的，电路出现了险象，称1冒险。三、险象的检查检查某个逻

35、辑门的两个输入是否存在互补变化，可以作为判断该逻辑门输出是否出现险象的依据。分析该电路对应的函数式中是否出现“X”或“X”的形式。如存在，则该电路可能出现险象。例1、判断函数 F1ACB 是否存在险象。解：由表达式可以看出，当CB1时，F1A，F1理应恒为“1”。但此时当A由 “1”变“0”、由“0”变“1”时，由于的变化滞后于A的变化，F1输出瞬间会出现负向窄脉冲干扰，即出现险象。例2、判断函数 F2ACBBC 是否存在险象。解：所给表达式在任何条件下都不能简化成“X”或“X”的形式，因而该函数不存在险象。例如，当CB1时，F2A11，也即F2的“或”门有三个输入端，其中一个恒为“1”。此时

36、无论A、如何变化，也不管有无时差，F2输出都稳定地保持为 “1”，也即不会出现险象。四、险象的消除1.添加多余项2.增加电路时延3.引入选通脉冲4.加入滤波电路触发器一、触发器概述1.基本性质：它有两个稳定的工作状态，一个是“0”态，即输出Q0，1；另一个是“1”态，即输出Q1，0。当无外界信号作用时，触发器状态维持不变。在一定的外界信号作用时，触发器可以从一个稳态翻转到另一个稳态，当外界信号消失后，能保持更新后的状态。总之，触发器是一种能记忆一位二进制数的存储单元。由它可以构造计数器、寄存器、移位寄存器等时序逻辑电路。按结构形式可以分为没有钟控的基本触发器和有钟控的时钟触发器。按逻辑功能还可以分为RS触发器、D触发器、JK触发器和D触发器。2.基本RS触发器由两个与非门交叉耦合构成。逻辑图如图41(a）所示，惯用符号如图41(b）所示。工作原理：1时，不管初态如何，触发器状态将保持不变。 0,1时，不管初态如何，门2的输出1，使门1的输出Q0，即此时触发器维持“0”态，称为直接置“0”端。 1,0时，不管初态如何，门1的输出Q1，使门2的输出0，即此时触发器维持“1”态，称为直接置“1”端。0时，不