VHDL八位数码管频率计课程设计报告.pdf

《VHDL八位数码管频率计课程设计报告.pdf》由会员分享，可在线阅读，更多相关《VHDL八位数码管频率计课程设计报告.pdf（9页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、.-一、课程设计要求设计一个 8 位数码管显示的频率计频率分辨率为 1Hz 。二、总体构造框图图 1总体构造框图三、课程设计原理在电子技术中，频率是最根本的参数之一，并且与许多点参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类： 一是直接测频法，即在一定的闸门时间内测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，

2、并通过改变计数阀门的时间长短以到达不同的测量精度； 间接测频法适用于低频信号的频率测量。本次课程设计中使用的是直接测频法，即用计数器在计算机 1s 内输入信号周期的个数，其测频范围为 0Hz-99999999Hz。四、器件的选择1、装有 QuartusII 软件的计算机一台。2、芯片：本实验板中为 EP 芯片。3、EDA 实验箱一个。4、 下载接口是数字芯片的下载接口 JTAG 主要用于 FPGA 芯片的数据下载。5、时钟源。五、功能模块和信号仿真图以及源程序(1)(1)系统时钟分频及控制的功能模块图及其源程序系统时钟分频及控制的功能模块图及其源程序图 2功能模块图作用：将试验箱上的 50MH

3、z 的晶振分频，输出 CLOCK 为数码管提供 1kHz 的动态扫描频率。T_EN 输出为 0.05s 的信号，对频率计中的32 位十进制计数器 T10 的ENA 使能端进展同步控制，当 TSTEN 高电平时允许计数，低电平时停顿计数，并保持其所计的脉冲数。在停顿计数期间，首先需要一个锁存信号 LOAD 的上跳沿.优选-.-将计数器在前一秒的计数值锁存进锁存器 REG32B 中，并由外部的十进制 7 段数码管显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一个清零信号 RST_T 对计数器进展清零，为下一秒的计数操作做准备。该模块的信号仿真图如

4、下：图 3仿真波形图源程序如下：-分频library ieee;entity fdivwangzheng isport(clk0:in std_logic; -输入系统时钟 clk1:out std_logic; -输出 1hz 时钟信号 clk2:out std_logic); -输出显示扫描时钟信号 end fdivwangzheng;architecture a of fdivwangzheng isbeginp1:process(clk0)variable t:integer range 0 to 49999999; -分频系数为 24999999variable ff:std_log

5、ic;beginif clk0event and clk0=1 thenif t49999999 thent:=t+1;elset:=0;ff:=not ff; -反向end if;end if;clk1=ff;end process p1;p2:process(clk0) variable n:integer range 0 to 999; -分频系数为 499variable dd:std_logic;beginif clk0event and clk0=1 thenif n999 thenn:=n+1;elsen:=0;dd:=not dd; -反向end if;end if;.优选-.

6、-clk2=dd;end process p2;end a;-测频控制器(testctl.vhd)LIBRARY IEEE;ENTITY TESTCTLwanzheng IS PORT ( CLKK : IN STD_LOGIC; - 1Hz T_EN,RST_T,LOAD : OUT STD_LOGIC); END TESTCTLwanzheng;ARCHITECTURE behav OF TESTCTLwanzheng IS SIGNAL DIV2CLK : STD_LOGIC;BEGIN PROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 TH

7、EN DIV2CLK = NOT DIV2CLK; END IF; END PROCESS; PROCESS (CLKK, DIV2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 THEN RST_T = 1; ELSE RST_T = 0; END IF; END PROCESS; LOAD = NOT DIV2CLK ; T_EN = DIV2CLK;END behav;(2)(2)十进制计数器的功能模块图及其源程序十进制计数器的功能模块图及其源程序图 4功能模块图作用：当使能端为高电平，清零端为低电平时，实现十进制计数功能。第一个 T10 计数输出 CQ=9 时，下

8、一秒时钟上升沿到来时，将产生一个CARRY_OUT 信号作为下一个 T10 的时钟信号， 同时 CQ 清零， 依次递推到 8 个 T10。当清零端为低电平，使能端为低电平时停顿计数。当清零端为高电平时，计数器清零。该模块的信号仿真图如下：图 5仿真波形图源程序如下：LIBRARY IEEE;ENTITY T10 ISPORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC;.优选-.- CQ : OUT INTEGER RANGE 0 TO 9; CARRY_OUT: OUT STD_LOGIC);END T10;ARCHITEC

9、TURE behav OF T10 ISSIGNAL CQI: INTEGER RANGE 0 TO 9;BEGINPROCESS(CLR,CLK,ENA)BEGINIF(CLR=1) THENCQI=0;ELSIF(CLKEVENT AND CLK=1) THEN IF(ENA=1) THEN IF(CQI=9) THEN CQI=0; CARRY_OUT=1; ELSE CQI=CQI+1; CARRY_OUT=0; END IF; END IF;END IF;END PROCESS;CQ=CQI;END behav;(3) 32(3) 32 位锁存器的功能模块图及其源程序位锁存器的功能模

10、块图及其源程序图 6功能模块图实现方式：LOAD 信号上升沿到来时将对输入到内部的 T10 计数信号进展锁存。作用：锁存信号，并将结果输出给 SELTIME。该模块的信号仿真图如下：图 7仿真波形图源程序如下：LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0 );END ENTITY REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(LOAD,DIN) ISBEGIN IF LOADEVENT AND

11、LOAD=1 THEN DOUT=DIN; END IF;.优选-.-END PROCESS;END ARCHITECTURE behav;(4)(4)数码管扫描的功能模块图及其源程序数码管扫描的功能模块图及其源程序图 8 功能模块图作用：锁存信号输出 DIN31.0，然后由 SELTIME 进展扫描输出，当 SEL 为000时选通第一个 T10，输出到 LED7 进展译码输出。依次类推。该模块的信号仿真图如下：图 9仿真波形图源程序如下：LIBRARY IEEE;ENTITY SELTIME ISPORT( CLK : IN STD_LOGIC; DIN : IN STD_LOGIC_VEC

12、TOR(31 DOWNTO 0); DAOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END SELTIME;ARCHITECTURE behav OF SELTIME ISSIGNAL SEC : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1) THEN IF(SEC=111) THEN SEC=000; ELSE SECDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTD

13、AOUTDAOUTNULL;END CASE;END PROCESS;SELDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTNULL;END CASE;END PROCESS;.优选-.-END ARCHITECTURE behav;(6) 3-8(6) 3-8 译码器的功能模块图及其源程序译码器的功能模块图及其源程序图 12功能模块图作用：利用 3-8 译码器将数码管的位选信号选通。该模块的信号仿真图如下：图 13仿真波形图源程序如下：LIBRARY IEEE;ENTITY LS138 IS PORT(Q: IN

14、 STD_LOGIC_VECTOR(2 DOWNTO 0); D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); dp:OUT STD_LOGIC);END LS138;ARCHITECTURE behav OF LS138 ISBEGIN WITH Q SELECT D=11111110 WHEN 000,11111101 WHEN 001,11111011 WHEN 010,11110111 WHEN 011,11101111 WHEN 100,11011111 WHEN 101,10111111 WHEN 110,01111111 wHEN 111,11111111

15、 WHEN OTHERS;WITH Q SELECT dp=1 WHEN 001,0 WHEN OTHERS;END behav;六、顶层模块图图14总体设计顶层模块图其中 8 个十进制计数器模块 JSQ 的底层模块图如图 15 所示：图15计数器模块原理图本次课程设计的时钟信号由试验箱上面的 5MHz 的晶振提供，经过系统时钟和控制模块后分别产生0.05Hz和10kHz的脉冲信号0.05Hz的脉冲信号十进制计.优选-.-数器的使能信号，使计数器统计出待测信号在 1s 脉宽之间的脉冲数目。再由计数模块将测得的信号传送给数码管显示局部， 通过译码模块产生可以在数码管上显示的 BCD 码。 而 1

16、kHz 是作为数码管动态扫描的频率，由于人的视觉暂留现象，频率较高时， 数码管看起来就是连续发光。本设计中使个位显示为数码管的小数点后面一位，由此实现了频率分辨率为 1Hz 的频率计设计。结论结论EDA技术是电子设计的开展趋势， 利用EDA工具可以代替设计者完成电子系统设计中的大局部工作。EDA工具从数字系统设计的单一领域，开展到今天，应用范围己涉及模拟、微波等多个领域，可以实现各个领域电子系统设计的测试、设计仿真和布局布线等，这些都是我在这次课设中深刻体会到的。经过这次课程设计，让我真正认识了EDA这门学科，了解到这种方式下的设计方案，硬件电路简洁，集成度高，表达了当今社会所需的先进技术，日

17、后必定在有着广阔的开展空间。通过这次对EDA课程设计的进一步操作， 能更好的在Quartus II上进展VHDL程序的编译及各个模块的仿真， 虽然在实际操作过程中由于粗心造成了程序的缺失和错误， 但都在教师和同学的帮助下一一解决了。很好地稳固了我们学过的专业知识， 使我对数字系统构造也有了更进一步的了解和认识，同时对数据库软件EDA 技术、 VHDL 等系列知识都有了一定的了解。 使用 EDA 技术开发页面的能力也有了很大提高， 也使我们把理论与实践从真正意义上相结合了起来；考验了我们借助互联网络搜集、查阅相关文献资料，和组织材料的综合能力。在这次课程设计中， 虽然应用的都是在书本上学过的知识

18、，但是只有应用到实际中才算真正的学懂了这些知识。本次数字频率计的涉及到了VHDL语言、Quartus II软件，EDA技术等。涉及了微机原理和EDA所学的大局部内容。通过这次课程设计实践稳固了学过的知识并能够较好的利用。 课程设计实践不单是将所学的知识应用于实际，在设计的过程中，只拥有理论知识是不够的。逻辑思维、电路设计的步骤和方法、考虑问题的思路和角度等也是很重要，需要我们着重注意锻炼的能力。 在这次设计中还发现理论与实际常常常存在很大差距，为了使电路正常工作，必须灵活运用原理找出解决方法。在课题设计中，通过使用 Quartus II 这个完全集成化、易学易用的可编程逻辑设计环境，利用 VHDL 语言设计完成八位十进制数字频率计，能够较好的测定所给频率， 并且具有自动清零和自动测试的功能，根本符合此次课程设计给出.优选-.-的要求。.优选-