《ARM嵌入式系统结构与编程》第二章课后答案(5页).doc

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1、-ARM嵌入式系统结构与编程第二章课后答案-第 5 页第2章 ARM技术与ARM体系结构1.简述ARM处理器内核调试结构原理答：ARM处理器一般都带有嵌入式追踪宏单元ETM（Embedded Trace Macro），它是ARM公司自己推出的调试工具。ARM处理器都支持基于JTAG（Joint Test Action Group 联合测试行动小组）的调试方法。它利用芯片内部的Embedded ICE来控制ARM内核操作，可完成单步调试和断点调试等操作。当CPU处理单步执行完毕或到达断点处时，就可以在宿主机端查看处理器现场数据，但是它不能在CPU运行过程中对实时数据进行仿真。ETM解决了上述问题

2、，能够在CPU运行过程中实时扫描处理器的现场信息，并数据送往TAP（Test Access Port）控制器。上图中分为三条扫描链（图中的粗实线），分别用来监视ARM核，ETM，嵌入式ICE的状态。1. 分析ARM7TDMI-S各字母所代表的含义。答：ARM7 T D M I S 中 ARM是Advanced RISC Machines的缩写7是系列号；T：支持高密度16位的Thumb指令集；D：支持JTAG片上调试；M：支持用于长乘法操作（64位结果）ARM指令，包含快速乘法器；I：带有嵌入式追踪宏单元ETM，用来设置断点和观察点的调试硬件；S：可综合版本，意味着处理器内核是以源代码形式提供

3、的。这种源代码形式又可以编译成一种易于EDA工具使用的形式。2. ARM处理器的工作模式有哪几种，其中哪些为特权模式，哪些为异常模式，并指出处理器在什么情况下进入相应的模式。答：ARM技术的设计者将ARM处理器在应用中可能产生的状态进行了分类，并针对同一类型的异常状态设定了一个固定的入口点，当异常产生时，程序会自动跳转到对应异常入口处进行异常服务。 n 1用户模式：非特权模式，也就是正常程序执行的模式，大部分任务在这种模式下执行。在用户模式下，如果没异常发生，不允许应用程序自行改变处理器的工作模式，如果有异常发生，处理器不会自动切换工作模式n 2FIQ模式：也称为快速中断模式，支持高速数据传输

4、和通道处理，当一个高优先级(fast)中断产生时将会进入这种模式。n 3IRQ模式：也称为普通中断模式，:当一个低优先级(normal)中断产生时将会进入这种模式。在这模式下按中断的处理器方式又分为向量中断和非向量中断两种。通常的中断处理都在IRQ模式下进行。n 4SVC模式：称之为管理模式，它是一种操作系统保护模式。当复位或软中断指令执行时处理器将进入这种模式。n 5中止模式：当存取异常时将会进入这种模式，用来处理存储器故障、实现虚拟存储或存储保护。n 6未定义指令异常模式：当执行未定义指令时会进入这种模式，主要是用来处理未定义的指令陷阱，支持硬件协处理器的软件仿真，因为未定义指令多发生在对

5、协处理器的操作上。n 7系统模式：使用和User模式相同寄存器组的特权模式，用来运行特权级的操作系统任务。n 在这7种工作模式中，除了用户模式以外，其他6种处理器模式可以称为特权模式，在这些模式下，程序可以访问所有的系统资源，也可以任意地进行处理器模式的切换。n 在这6种特权模式中，除了系统模式外的其他5种特权模式又称为异常模式，每种异常都对应有自己的异常处理入口点。 3. 分析程序状态寄存器（PSR）各位的功能描述，并说明C,Z,N,V在什么情况下进行置位和清零。答：n 条件位：n N = 1-结果为负, 0-结果为正或0n Z = 1-结果为0, 0-结果不为0n C =1-进位， 0-借

6、位n V =1-结果溢出， 0结果没溢出n Q 位：n 仅ARM 5TE/J架构支持n 指示增强型DSP指令是否溢出n 中断禁止位：n I = 1: 禁止 IRQ.n F = 1: 禁止 FIQ.n T Bitn 仅ARM xT架构支持n T = 0: 处理器处于 ARM 状态n T = 1: 处理器处于 Thumb 状态n Mode位(处理器模式位):n 0b10000Usern 0b10001FIQn 0b10010IRQn 0b10011Supervisorn 0b10111Abortn 0b11011Undefinedn 0b11111System4. 简述ARM处理器异常处理和程序返

7、回的过程。答：只要正常的程序流被暂时中止，处理器就进入异常模式。例如响应一个来自外设的中断。在处理异常之前，ARM7TDMI内核保存当前的处理器状态，这样当处理程序结束时可以恢复执行原来的程序。如果同时发生两个或更多异常，那么将按照固定的顺序来处理异常。异常或入口返回指令向量表偏移处理器模式优先级BLMOV PC,R14 SWIMOVS PC,R14_svcSVC60x00000008未定义的指令MOVS PC,R14_undUND60x00000004预取指中止SUBS PC,R14_abt,#4ABT50x0000000C快中断SUBS PC,R14_fiq,#4FIQ30x0000001

8、C中断SUBS PC,R14_irq,#4IRQ40x00000018数据中止SUBS PC,R14_abt,#8ABT20x00000010复位无SVC10x00000000在异常发生后，ARM7TDMI内核会作以下工作：1.在适当的LR中保存下一条指令的地址2.将CPSR复制到适当的SPSR中；3. 将CPSR模式位强制设置为与异常类型相对应的值；4.强制PC从相关的异常向量处取指。ARM7TDMI内核在中断异常时置位中断禁止标志，这样可以防止不受控制的异常嵌套。注：异常总是在ARM状态中进行处理。当处理器处于Thumb状态时发生了异常，在异常向量地址装入PC时，会自动切换到ARM状态。当

9、异常结束时，异常处理程序必须：1.将LR中的值减去偏移量后存入PC，偏移量根据异常的类型而有所不同；2.将SPSR的值复制回CPSR；3.清零在入口置位的中断禁止标志。注：恢复CPSR的动作会将T、F和I位自动恢复为异常发生前的值。5. ARM处理器字数据的存储格式有哪两种？并指出这两种格式的区别。答：ARM7TDMI处理器可以将存储器中的字以下列格式存储 大端格式（Big-endian） 小端格式（Little-endian） 小端存储器系统： 在小端格式中，高位数字存放在高位字节中。因此存储器系统字节0连接到数据线70。 大端存储器系统： 在大端格式中，高位数字存放在低位字节中。因此存储器

10、系统字节0连接到数据线3124。 6. 分析带有存储器访问指令（LDR）的流水线运行情况，并用图示说明流水线的运行机制。答：存储器访问指令LDR 流水线举例取指的存储器访问和执行的数据路径占用都是不可同时共享的资源，对于多周期指令来说，如果指令复杂以至于不能在单个时钟周期内完成执行阶段，就会产生流水线阻塞。 对存储器的访问指令LDR是非单周期指令LDR指令的执行，访问存储器，回写寄存器（占用了3个周期）。造成了MOV指令的执行被阻断。7. 简述ARM9的5级流水线每一级所完成的功能和实现的操作。答：ARM920在指令操作上采用5级流水线 .取指：从指令Cache中读取指令。译码：对指令进行译码

11、，识别出是对哪个寄存器进行操作并从通用寄存器中读取操作数。执行：进行ALU运算和移位操作，如果是对存储器操作的指令，则在ALU中计算出要访问的存储器地址。存储器访问：如果是对存储器访问的指令，用来实现数据缓冲功能（通过数据Cache）。寄存器回写：将指令运算或操作结果写回到目标寄存器中。8. 什么叫流水线互锁？应如何来解决，举例说明。答：互锁：当前指令的执行需要前面指令的执行结果，但前面的指令没有执行完毕，引起流水线的等待。互锁发生时，硬件会停止指令的执行，直到数据准备好。上边程序中ORR指令执行时需要使用LDR指令加载后的R4寄存器，因此造成了ORR指令的等待。编译器以及汇编程序员可以通过重新设计代码的顺序或者其他办法来减少互锁的数量。