基于VHDL课程设计数字钟(30页).docx

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1、-基于VHDL课程设计数字钟-第 26 页Shanghai Normal University课程设计名称 基于FPGA的数字钟设计姓名 专业班级 通信工程（1）班学院 信息与机电工程学院 完成日期 2017年6月目录摘 要1一、绪论21.1 前言21.2FPGA概述21.2.1FPGA简介21.2.2用FPGA设计数字钟的优点31.3硬件描述语言VHDL31.4 Quartus软件3二、数字钟总体设计方案42.1总体结构42.2 设计思路4三、数字钟各功能模块介绍53.1 分频模块63.1.1引脚说明及功能介绍63.1.2核心源代码及解释63.2 控制模块73.2.1引脚说明及功能介绍73.

2、2.2部分源代码及解释73.3 时、分、秒模块83.3.1 引脚说明及功能介绍83.3.2部分源代码及解释83.4 设置时间模块93.4.1 引脚说明及功能介绍93.4.2部分源代码及解释103.5 设置闹钟模块103.5.1 引脚说明及功能介绍103.5.2部分源代码及解释113.6 比较闹钟模块123.6.1 引脚说明及功能介绍123.6.2部分源代码及解释123.7 选择模块133.7.1 引脚说明及功能介绍133.7.2部分源代码及解释133.8 译码模块143.8.1 引脚说明及功能介绍143.8.2部分源代码及解释15四、设计结果图示19五、结论215.1遇到的问题和改进215.2

3、工作分配比例21六、附录22摘 要VHDL是一种用形式化方法来描述数字化电路和设计数字逻辑系统的语言，设计者可以利用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行仿真，再自动综合到门级电路，最后用PLD实现其功能。与传统设计方法相比，VHDL描述电路行为的算法设计层次较高、用于较复杂的计算时，能尽早发现存在的问题，缩短设计周期，可独立实现，修改方便，系统硬件描述能力强，语言标准、规范、移植性强，是多层次的硬件描述语言具有很好的实用。本文是基于VHDL语言的简易电子数字钟的设计。设计主要是由数码管结合按键来显示相应的时间，可以对时、分进行单独校时，使其显示标准时间，并且具有设置闹钟

4、以及整点半点报时的功能。总的程序由几个各具不同功能的单元模块组，其中包括分频模块、时分秒计数和设置模块、比较器模块、译码显示等模块。关键词：数字钟、VHDL、状态机一、绪论1.1 前言随着生产和科学技术发展的需要，现在电子技术的应用已经渗透到了人类生活和生产的各个方面，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。在这个生活节奏飞快的社会，时间概念对人们来说尤为重要。在我们现代的生活中，早已离不开钟表的身影。原始的机械钟只能实现走时报时的功能早已不能满足人们的需求。数字钟是一种数字电路实现时、分、秒计时的装置，通过计时精度

5、很高的石英晶振，采用相应进制的计数器，转化为二进制数，通过译码和显示电路准确的将时间“时”“分”“秒”用数字的方式显示出来。与传统的机械时钟相比具有更高的准确性与直观性，且无机械装置，具有更高的使用寿命。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。1.2 FPGA概述1.2.1 FPGA简介FPGA是英文FieldProgrammable Ga

6、te Array的缩写，即现场可编程门阵列，是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 FPGA有多种配置模式

7、：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。1.2.2用FPGA设计数字钟的优点FPGA的逻辑功能全部用硬件电路实现，内部有丰富的触发器和IO引脚，是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一，并且FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。因此，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。使用FPGA 可以实现你想实现的任何数字电路，可以定制各种电路，减少受制于专用芯片的束缚

8、，在设计过程中可以灵活的更改设计。因此，利用FPGA 设计数字钟更加灵活方便。1.3硬件描述语言VHDLVHDL，即超高速集成电路硬件描述语言，是最早被接纳为IEEE标准的硬件描述语言。它是一种多层次的硬件描述语言，覆盖面广，描述能力强，具有良好的可读性，既可以被计算机接受，也容易被理解。因为VHDL的硬件描述与工艺技术无关，因此其本身的生命期长，工艺改变时，只需修改相应程序中的属性参数即可，VHDL支持大规模设计的分解与已有设计的再利用，事实上已经成为通用硬件描述语言。1.4 Quartus软件Quartus是Altera公司推出的新一代FPGA/CPLD开发软件，适合于大规模复杂的逻辑电路

9、设计。它是Altera公司的第四代可编程逻辑器件集成开发环境，提供了从设计输入到器件编程的全部功能，同低三代设计工具MAXPLUS 相比，Quartus设计软件增加了网络编辑功能，提升了调试能力，解决了潜在的设计延迟，同时其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。二、数字钟总体设计方案2.1总体结构 图 1 系统结构图2.2 设计思路数字钟的设计模块包括：分频器、“时、分、秒”计数器、设置时间模块、设置闹钟、比较模块、选择模块、控制模块和译码显示电路。每一个功能模块作为一个实体单独进行设计，最后再将各个模块的原理图连接起来。（1）开关EN(SW0)控制数码管显示，SW0

10、关闭时显示学号，打开后24h计时制计时并显示。（2）校时以及设置闹钟：按下TIMESET键开始设置时间，按下SHIFT键表示移位，按下ADD键对应数字加一，再次按下TIMESET键回到走时状态。分钟和时钟校准时，下方LED发光表示提示。（3）闹钟：闹钟定时时间到，对应LED闪烁，持续60s。（4）整点、半点报时：当分钟时间为00或30 时，对应不同的LED发光。（5）显示： 6个LED数码管显示小时、分、秒。2.4 RTL图图2 系统RTL图三、数字钟各功能模块介绍3.1 分频模块3.1.1引脚说明及功能介绍图3 分频模块bdf图 表1 分频模块引脚说明引脚说明输入CLK系统50Mhz晶振频率

11、EN 开关SW0，打开时显示时间关闭显示学号QUICK开关SW1，打开后输出50hz频率，关闭时输出10hz频率输出CLK_OUT10OR50输出10hz或者50hz频率3.1.2核心源代码及解释PROCESS(CLK,EN)VARIABLE TEMP1 : INTEGER RANGE 24999999 DOWNTO 0;VARIABLE TEMP50 : INTEGER RANGE 499999 DOWNTO 0;BEGIN IF EN=1 THEN IF CLKEVENT AND CLK=1THEN IF TEMP1=24999999 THEN TEMP1:=0;Q1=NOT Q1;ELS

12、E TEMP1:=TEMP1+1;END IF;IF TEMP50=499999 THEN TEMP50:=0;Q50=NOT Q50;ELSE TEMP50:=TEMP50+1; -通过计数将较高频率的时钟分频，得到得到较低频率的时钟信号END IF;END IF;ELSE TEMP1:=0;Q1=0;TEMP50:=0;Q50=0;END IF;END PROCESS;PROCESS(QUICK)BEGINIF QUICK=0 THEN CLK_OUT1OR50=Q1;-通过按键选择输出的频率ELSE CLK_OUT1OR50=Q50;END IF;END PROCESS;3.2 控制模块

13、3.2.1引脚说明及功能介绍图4 控制模块bdf图表2 控制模块引脚说明引脚说明输入ALARMKEY0按下时，进入闹钟设置EN开关SW0，打开时显示时间关闭显示学号输出COUT1.0输出两个计时和闹钟设置状态3.2.2部分源代码及解释LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUTROL ISPORT ( ALARM,EN:IN STD_LOGIC;COUT:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)END ENTITY;ARCHITECTURE ONE

14、 OF COUTROL ISSIGNAL TEMP1:STD_LOGIC:=0; 设置变量TEMP1表示KEY0的状态BEGIN PROCESS(ALARM)BEGIN IF ALARMEVENT AND ALARM=1 THEN TEMP1=NOT TEMP1; END IF;END PROCESS;PROCESS(TEMP1) TEMP1=0时，输出状态为计时（01）；TEMP1=1 BEGIN时，输出状态为闹钟设置（10）IF TEMP1=0 THEN COUT=01; ELSE COUT=10;END IF;END PROCESS;END ARCHITECTURE ONE;3.3 时、

15、分、秒模块3.3.1 引脚说明及功能介绍图5 秒模块bdf图 图6 分模块bdf图 图7 时模块bdf图表3 时/分/秒模块引脚说明引脚说明输入CLK输入的时钟信号输出SEC0/MIN0/HOUR0秒/分/时的低位SEC1/MIN1/HOUR1秒/分/时的高位COUT进位信号 3.3.2部分源代码及解释以秒钟模块为例：ARCHITECTURE ONE OF SEC ISSIGNAL S0,S1:STD_LOGIC_VECTOR(3 DOWNTO 0);-定义两个变量表示秒钟高位和低位BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENS0=S0+1;

16、IF S0=9 THEN S00);S1=S1+1;END IF;IF S1=5 AND S0=9 THEN S1=0000;S0=0000;COUT=1;ELSE COUT=0; -60进制计数器，即满六十则赋0且进位信号加一END IF;END IF;END PROCESS;SEC0=S0;SEC1=S1;END;3.4 设置时间模块3.4.1 引脚说明及功能介绍图8 设置时间模块bdf图表4 设置时间模块引脚说明引脚说明输入EN模块使能信号TIMESET按键KEY3，按下进入设置时间状态，再次按下返回走时状态SHIFT按键KEY2，按下移位ADD按键KEY1，按下对应数字加一SEC秒钟模

17、块产生的进位MIN分钟模块产生的进位HOU时钟模块产生的进位输出CO1分钟模块的CLK信号CO2时钟模块的CLK信号LED13设置分钟时LED亮LED16设置时钟时LED亮 3.4.2部分源代码及解释ARCHITECTURE BEHAV OF ST ISSIGNAL TEMP1: STD_LOGIC_VECTOR (1 DOWNTO 0):=00;-表示SHIFT按键按下产生的三种不同状态SIGNAL TEMP2: STD_LOGIC:=0; -检测TIMESET是否按下的变量BEGINPROCESS(SHIFT,ADD)BEGINIF EN=1 THEN IF TIMESETEVENT AN

18、D TIMESET=1 THEN TEMP2=NOT TEMP2; END IF; IF TEMP2=1 THEN IF SHIFTEVENT AND SHIFT=1 THEN TEMP1=TEMP1+1; END IF; ELSE TEMP1CO1=SEC;CO2=MIN; -shift键没有按下，属于走时状态 LED13=0;LED16CO1=ADD;CO2=0; -shift按下一次，分钟可设置 LED13=1;LED16CO1=0;CO2=ADD; - shift按下两次，时钟可设置 LED13=0;LED16NULL;END CASE;END PROCESS;END;3.5 设置闹钟

19、模块3.5.1 引脚说明及功能介绍图9 设置闹钟模块bdf图表5 时/分/秒模块引脚说明引脚说明输入EN模块使能信号CLOCKSET按键KEY0，按下进入设置闹钟状态，再次按下返回走时状态SHIFT按键KEY2，按下移位ADD按键KEY1，按下对应数字加一SEC秒钟模块产生的进位MIN分钟模块产生的进位HOU时钟模块产生的进位输出CO1分钟模块的CLK信号CO2时钟模块的CLK信号LED14设置分钟时LED亮LED17设置时钟时LED亮3.5.2部分源代码及解释ARCHITECTURE BEHAV OF SA ISSIGNAL TEMP1: STD_LOGIC:=0; -表示SHIFT键是否按

20、下的变量SIGNAL TEMP2: STD_LOGIC:=0;-表示CLOCKSET键是否按下的变量BEGINPROCESS(SHIFT,ADD)BEGINIF EN=1 THEN IF CLOCKSETEVENT AND CLOCKSET=1 THEN TEMP2=NOT TEMP2; END IF; IF TEMP2=1 THEN IF SHIFTEVENT AND SHIFT=1 THEN TEMP1=NOT TEMP1; END IF; ELSE TEMP1CO1=ADD;CO2=0; -分钟可设置 LED14=1;LED17CO1=0;CO2=ADD; -时钟可设置 LED14=0;

21、LED17NULL;END CASE;END IF;END PROCESS;END;3.6 比较闹钟模块3.6.1 引脚说明及功能介绍图10 闹钟比较模块表6 比较闹钟模块引脚说明引脚说明输入TH1计时时显示的小时位TH0TM1计时时显示的分钟位TM0SAH1设置的闹钟小时位SAH0SAM1设置的闹钟分钟位SAM0输出LED时间显示与设置的闹钟时间相等时，LED灯亮。3.6.2部分源代码及解释LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COMPARE ISPORT ( TH1,T

22、H0,TM1,TM0,SAH1,SAH0,SAM1,SAM0:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED:OUT STD_LOGICEND ENTITY;ARCHITECTURE BAHAV OF COMPARE ISBEGINPROCESS(TH1,TH0,TM1,TM0,SAH1,SAH0,SAM1,SAM0)BEGIN时间显示与设置的闹钟时间相等时，LED灯亮IF TH1=SAH1 AND TH0=SAH0 AND TM1=SAM1 AND TM0=SAM0 THEN LED=1;ELSE LEDHOUR1=TH1;HOUR0=TH0;MIN1=TM1;MI

23、N0=TM0;SEC1=TS1;SEC0HOUR1=SAH1;HOUR0=SAH0;MIN1=SAM1;MIN0=SAM0;SEC1=1111;SEC0HOUR1=TH1;HOUR0=TH0;MIN1=TM1;MIN0=TM0;SEC1=TS1;SEC0=TS0; END CASE;END PROCESS;END ARCHITECTURE;3.8 译码模块3.8.1 引脚说明及功能介绍图12 译码模块表8 译码模块引脚说明引脚说明输入EN使能信号H1/H0小时高位和低位M1/M0分钟高位和低位S1/S0秒钟高位和低位输出HOUR1/HOUR0用数码管显示小时高位和低位MINI1/MINI0用数

24、码管显示分钟高位和低位SEC1/SEC0用数码管显示秒钟高位和低位3.8.2部分源代码及解释ARCHITECTURE BAHAV OF DISPLAY ISSIGNAL REG7_0: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_1: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_2: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_3: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_4: STD_LOGIC_VECTOR(6 DOWNTO 0);SI

25、GNAL REG7_5: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_6: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_7: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_8: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_9: STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL REG7_NULL: STD_LOGIC_VECTOR(6 DOWNTO 0);- -定义10个信号表示数字09SIGNAL LEDX:STD_LOG

26、IC;BEGINREG7_0=1000000;REG7_1=1111001;REG7_2=0100100;REG7_3=0110000;REG7_4=0011001;REG7_5=0010010;REG7_6=0000010;REG7_7=1111000;REG7_8=0000000;REG7_9=0010000;REG7_NULLHOUR1HOUR1HOUR1HOUR1HOUR1HOUR1HOUR1HOUR1HOUR1HOUR1HOUR1=REG7_NULL;END CASE;ELSE HOUR1HOUR0HOUR0HOUR0HOUR0HOUR0HOUR0HOUR0HOUR0HOUR0HOU

27、R0HOUR0=REG7_NULL;END CASE;ELSE HOUR0MIN1MIN1MIN1MIN1MIN1MIN1MIN1MIN1MIN1MIN1MIN1=REG7_NULL;END CASE;ELSEMIN1MIN0MIN0MIN0MIN0MIN0MIN0MIN0MIN0MIN0MIN0MIN0=REG7_NULL;END CASE;ELSEMIN0SEC1SEC1SEC1SEC1SEC1SEC1SEC1SEC1SEC1SEC1 SEC1=REG7_NULL;END CASE;ELSE SEC1SEC0SEC0SEC0SEC0SEC0SEC0SEC0SEC0SEC0SEC0 SEC0

28、=REG7_NULL;END CASE;ELSESEC0=REG7_5;END IF;END PROCESS;END ARCHITECTURE;3.9 报时模块3.9.1 引脚说明及功能介绍图13报时模块bdf图表7 报时模块引脚说明引脚说明输入CLK使能信号M1/M0分钟高位和低位输出LEDR0半点报时提示LEDE1整点报时提示3.9.2部分源代码及解释ARCHITECTURE BEHAV OF TIMER ISBEGINPROCESS(M0,M1)BEGIN IF M0=0000 AND M1=0000 THEN -分钟为00即整点时，灯LEDR1 LEDR1=CLK;闪烁提示 ELSE

29、LEDR1=0; END IF; IF M0=0000 AND M1=0011 THEN -分钟为30即半点时，灯LEDR0 LEDR0=CLK;闪烁提示 ELSE LEDR0=0; END IF;END PROCESS;END;四、设计结果图示1、 EN=0，显示学号图13 显示学号1538452、 EN=1，初始状态，开始计时。图14 初始状态，开始计时3、 按下TIMESET键(kye3), 开始设置时间，再次按下表示设置结束；按下SHIFT键(key2),进行小时和分钟的移位，从高向低，同时指示灯亮；按下ADD键(key1)，对应数字加一。图15 设置分钟，ledr13灯亮图16 设置

30、小时，ledr16灯亮4、 按下ALARMSET键(KEY3)，开始设置闹钟，再次按下表示设置结束；按下SHIFT键(KEY2)，进行小时和分钟的移位，从高向低；按下ADD键(KEY1)，设置闹钟的每一位数字：09图17 设置闹钟时间图18 闹钟提醒，ledg2灯亮5、 整点报时、半点报时，LED灯闪烁。图19 整点报时，ledr2灯亮图20 半点报时，ledr1灯亮五、结论5.1遇到的问题和改进（1）问题1：在设置时间的时候，按下TIMESET键之后开始设置时间，再次按下TIMESET 键回到走时状态，显示的时间仍为未设置前的时间，即设置的时间并不会反馈到走时状态。解决办法：在设置时间模块以

31、及走时模块之间增加联系，即将走时模块的进位输出作为设置时间的输入，设置时间模块输出信号作为时、分模块的clk。（2）问题2： 已经设置完时间之后再设置闹钟时间的时候，按下ADD键，对闹钟时间的小时和分钟位进行调整后，发现计时状态下的小时和分钟位也被进行了相应的调整，不能完成设置闹钟时间和正常计时的功能。解决办法：增加设置时的限制条件，如只有在TIMESET按键按下的情况下才能更改走时时间。 5.2工作分配比例六、附录6.1分频模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FD

32、IS PORT (CLK,EN,QUICK:IN STD_LOGIC; CLK_OUT1OR50:OUT STD_LOGIC);END ENTITY FD;ARCHITECTURE BAHAV OF FD ISSIGNAL Q1,Q50:STD_LOGIC;BEGINPROCESS(CLK,EN)VARIABLE TEMP1 : INTEGER RANGE 24999999 DOWNTO 0;VARIABLE TEMP50 : INTEGER RANGE 499999 DOWNTO 0;-VARIABLE TEMP2: INTEGER RANGE 12499999 DOWNTO 0;BEGIN

33、 IF EN=1 THEN IF CLKEVENT AND CLK=1THEN IF TEMP1=24999999 THEN TEMP1:=0;Q1=NOT Q1;ELSE TEMP1:=TEMP1+1;END IF;IF TEMP50=499999 THEN TEMP50:=0;Q50=NOT Q50;ELSE TEMP50:=TEMP50+1;END IF;-IF TEMP2=12499999 THEN TEMP2:=0;Q2=NOT Q2;-ELSE TEMP2:=TEMP2+1;-END IF;END IF;ELSE TEMP1:=0;Q1=0;TEMP50:=0;Q50=0;-TEM

34、P2:=0;Q2=0;END IF;END PROCESS;PROCESS(QUICK)BEGINIF QUICK=0 THEN CLK_OUT1OR50=Q1;ELSE CLK_OUT1OR50=Q50;END IF;END PROCESS;-CLK_OUT2=Q2;END ARCHITECTURE;6.2控制模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUTROL ISPORT ( ALARM,EN:IN STD_LOGIC;COUT:OUT STD_LOGIC_VECTO