专业课程设计报告-利用VHDL实现(2-1-2)卷积码编码(12页).docx

《专业课程设计报告-利用VHDL实现(2-1-2)卷积码编码(12页).docx》由会员分享，可在线阅读，更多相关《专业课程设计报告-利用VHDL实现(2-1-2)卷积码编码(12页).docx（12页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、-专业课程设计报告-利用VHDL实现(2-1-2)卷积码编码-第 12 页专业课程设计报告题 目： 利用VHDL实现（2,1,2）卷积码编码姓 名：专 业：通信工程班级学号：同 组人 ：指导教师：南昌航空大学信息工程学院20 17 年 6 月 27 日 专业 课程设计任务书20162017学年 第 2 学期第 17 周 19 周 题目利用VHDL实现（2,1,2）卷积码编码内容及要求1.设计一个（2，1，2）卷积码编码器。2.在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。3. 通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）进度安排 第17周：查阅资料，确定方案，

2、完成原理图设计及仿真；第18周：领取元器件、仪器设备，制作、焊接电路，调试电路，完成系统的设计；第19周：检查设计结果、撰写课设报告。学生姓名： 指导时间：第1719周指导地点：E楼610室任务下达2017年 6 月12 日任务完成2017年 6月 30日考核方式1.评阅 2.答辩 3.实际操作 4.其它指导教师夏思满系（部）主任徐新河 摘要 在现代数字通信中，为降低数据传输的误码率，提高通信质量及其可靠性，常在通信中采用纠错编码技术。其中卷积码就是一种具有较强纠错能力的纠错码。由于Vitebrbi译码算法比较容易实现，卷积码得到了广泛应用。本课题简明地介绍了用EDA技术实现卷积码编码器的实现

3、。卷积码纠错性能常常优于分组码，是一种性能优越的信道编码。由于码字之间的相关性，其编码器要利用移位寄存器来存储状态。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。卷积码作为通信系统中重要的编码方式，以其良好的编码性能，合理的译码方式，被广泛应用。本文在阐述卷积码编码器基本工作原理的基础上，给出了（2,1,2）卷积编码器的VHDL设计，在Quartus环境下进行了波形功能仿真，并下载到EP1C6T144C8N芯片上进行验证，最终实现输入四位序列，编码输出八位通过指示灯显示。关键词：卷积码 Quartus EP1C6T144C8N 目录：摘要3目录：4第一章 系统设计要求41.1系统

4、设计要求4第二章 系统组成与工作原理52.1系统组成52.2编码器设计原理52.2.1结构图法描述编码器62.2.2（2,1,2）卷积码的状态转移图6第三章 编码器设计方案与对比选择8第四章 VHDL语言实现及仿真调试94.1编码器电路设计94.2VHDL描述编码器94.2调试11第五章 FPGA编程下载13第六章 实验心得15参考文献16第一章 系统设计要求1.1系统设计要求1. 设计一个（2，1，2）卷积码编码器。2. 在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。3. 通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）第二章 系统组成与工作原理2.1系统组成

5、2.2编码器设计原理卷积码也是分组码，但它的监督码元不仅与本组的信息码（k位）有关，而且还与前面若干组（m组）的信息码元有关。用(n，k，m)表示。卷积编码的原理框： 图2-1 卷积码编码框图卷积编码的编码约束长度定义为：串行输入比特通过编码其所需的移位次数，它表示编码过程中相互约束的分支码数，所以具有m级移位寄存器的编码器得约束长度为m十1，有时也说 (m十1)n为卷积编码的编码约束长度。与分组编码一样，卷积编码的编码效率也定义为Rkn，与分组码具有固定码长n不同，卷积码没有，我们可通过周期性地截断来获得分组长度。为了达到清空编码移位寄存器数据bit的目的，需要在输入数据序列末尾附加若干0b

6、it。由于附加的0不包含任何信息，因而，有效编码效率降至k/n以下，如果截断周期取值较大，则有效编码效率会逼近k/n。2.2.1结构图法描述编码器卷积码编码器主要由移位寄存器和模2加法器组成，（2,1,2）卷积码编码器结构图如下： 图2-2-1 （2,1,2）卷积码编码器结构图2.2.2（2,1,2）卷积码的状态转移图该状态图描述了编码器每输入一个信息元时，编码器各可能状态以及伴随状态的转移所产生的分支码字。图2-2-2 （2,1,2）卷积编码器状态转移图图中的小框表示寄存器的状态，连接小框的箭头表示状态转移的方向，两线旁的数字表示：输出分支码字/输入信息比特。状态图简明的表示了在某一时刻编码

7、器的输入比特和输出分支码字的关系。2.2.3（2,1,2）卷积码的生成多项式卷积码编码器第i条支路的生成多项式g(D)= ，对于（2,1,2）卷积码其生成多项式为：g(D)=1+D+，g(D)=1+，信息序列a=()也可表示为a(D)= ，相应的第i条路径的输出为，输出序列可根据v(D)= g(D) a(D)与g(D) a(D) 交织求得。 该(2,1,2)卷积码，一位输入有两位输出，两位都是检验位，信息位被隐藏。生成多项式为 g1=x+x+1 g2=x+1生成矩阵为G=11100101100110110000000111000011生成矩阵每一行都是码字，即分别是1000,0100,0010

8、,0001四种输入的编码输出，输入其他任意四位序列，其编码输出可以由对应行模2加得到。以输入序列1101为例，其编码过程如下：输入：1101=100001000001 输出： 11101000=111011000011101100000011第三章 编码器设计方案与对比选择根据前面对卷积码的描述，实现（2,1,2）编码器主要采用以下两种方案方案一：(2,1,2)卷积码总共只有四种状态，对其采用二进制编码00,01,10,11，任意时刻输入0/1，其输出都在四种状态间跳转。利用编码后的状态作为输出显示。方案二：用（2,1,2）卷积码两个生成多项式分别与输入信号卷积得到两位编码输出。其间要设置寄存

9、器的状态，并在输入时刻实现寄存器的移位功能。最终通过模2加得到两位输出再通过中间存储输出最终序列。实验箱上通过一位拨码开关控制输入，两个指示灯显示编码输出的跳换。对比选择两种方案的VHDL语言实现都较为简单。都需要最初控制复位信号对寄存器清零。但是最终实现下来，发现方案一较为局限。虽然仿真结果成功，输入任意随机序列，可以达到编码效果，但是在实验箱上控制发现，因其只有一个输入，所以只用通过一位拨码开关实现输入，而实验箱上时钟频率过高，最后分频虽然能得到正确的编码输出，但输入太局限只能是一串1或0，最终显示灯停在10或者00状态，想要实现输入任意序列对时钟频率的要求过高，短时间难以实现。而方案二通

10、过改进，实现起来简单，可以直接通过四个拨码开关控制输入，显示灯直接显示8位编码后的输出。所以综合优缺点，最终以方案二进行设计。第四章 VHDL语言实现及仿真调试 4.1编码器电路设计（2,1,2）卷积码编码器模型图4.2VHDL描述编码器library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity juanji1 isport(clk,rst:in std_logic; d:in std_logic_vector(3 downto 0);

11、s:out std_logic_vector(9 downto 0);end entity; -编码器输入输出端口architecture behave of juanji1 issignal temp:std_logic_vector(9 downto 0); signal c1:std_logic_vector(4 downto 0);signal c2:std_logic_vector(4 downto 0); -中间变量，存储输出signal m:std_logic_vector(2 downto 0); -寄存器状态存储signal n:integer range 0 to 7; -

12、signal rst1:std_logic; -只截取一次编码输出，截断后面的编码-signal cnt:std_logic_vector(3 downto 0);begin-process(rst,clk)-begin-if(clkevent and clk=1) then-if(cnt(3)=0) then-rst1=0;-cnt=cnt+1;-else-rst1=1;-end if;-end if;-elsif(rst=1) then -rst1=1;-end if;-end process; -控制复位信号，截断后续编码process(rst,clk)beginif(rst=1) th

13、enm=000;n=0; -寄存器初始清零else if (clkevent and clk=1) thenm(0)=m(1);m(1)=m(2);m(2)=d(n); -时钟上升沿输入一位信息temp(2*n)=c1(n);temp(2*n+1)=c2(n); -暂存输出n=n+1;end if;end if;end process;c1(n)=m(0) xor m(1) xor m(2);c2(n)=m(0) xor m(2); -编码输出逻辑描述 s=temp;end behave;4.2调试c1(n)=m(0) xor m(1) xor m(2);c2(n)=m(0) xor m(2)

14、;这两句是对编码输出的逻辑描述，最初放在进程中，发现系统报错：后查书发现，这两句属于简单信号赋值语句，属于并行语句，要放在结构体中，进程中是顺序语句，所以出错。修改后虽然编译成功，也能仿真，但是8位输出中，前两位始终是0，而第四个信息位并没有实现编码，这是因为结构体中这两句复制信号并行执行，所以最开始就会把最低两位赋值，始终占据最低两位。要想最后一位也编码，必须扩大输出，最终将8位输出扩大为10 位后，成功得到编码。仿真如下：由上个仿真结果清楚地看到，虽然得到正确编码，但因为复位信号的无效，所以一直在输入状态，编码并不止一次，而由于卷积码编码是利用码字之间的相关性，后续编码实在是不好分析，最终

15、通过控制复位信号实现截断，使之只产生一次编码，最终仿真如下：该仿真实现了输入1101，输出11010100。后续编码分析(不截断)为正确分析后续编码，将中间变量n添加进来。temp（n）是个一维数组型变量，用来暂存输出。n是个整形变量范围是0-4；quartus中自动用三位二进制数表示，三位二进制最大可以表示8个数，按照我们设定的temp的值，n只能取其中的五个数。分析后发现，其取了n为001，010,011,100,101时刻的值对应为0,1,2,3,4，之后赋值输出。 n寄存器状态输出输出的存储 000000S0 S1 110011S2S3201010S4S5310100S6S7 4110

16、01S8S9511110不输出601101不输出710100不输出011001S0S1111110S2S3201101S4S5310100S6S7411001S8S9511110不输出601101不输出710100不输出011001S0S1111110S2S3201101S4S5310100S6S7411001S8S9 511110不输出601101不输出710100不输出011001S0S1111110S2S3201101S4S5 310100S6S7411001S8S9511110不输出601101不输出710100不输出011001S0S1.因为第一次编码后并没有实现寄存器清零，在每个时

17、钟上升沿到的时候都会实现寄存器的移位，输入并进去，而由于n和temp的范围界定，当n为5,6,7时中间寄存器已满，所以输出赋值不进去，在仿真中也能看到在110,111,000三个时钟上升沿到来时，输出维持之前5个时刻的值不变，而当等到n计数完恢复为最原始的0时，temp再次开始存储，而此时寄存器由于保持之前的状态，在此状态的基础上，实现后续编码。最终输出稳定是由于输入不断的补入，实现循环。从上表也可以清楚地看到。第五章 FPGA编程下载仿真出实验结果后，利用FPGA开发板进行适配与编程下载。该编码器主要用到了实验箱上的拨码开关与指示灯。而与实验箱配套的是Quartus 13.0，首次下载配置上

18、很复杂.首先，选用本次试验用到的芯片EP1C6T144C8N进行管脚配置，如下： 端口号引脚号 功能 rstPin27拨码开关8 d0Pin36拨码开关1 d1Pin35拨码开关2 d2Pin34拨码开关3 d3Pin33拨码开关4 s2 Pin59LED10(低亮)s3Pin58LED11(低亮)s4Pin56LED12(低亮)s5Pin57LED13(低亮)s6Pin53LED14(低亮)s7Pin52LED15(低亮)s8Pin51LED16(低亮) s9Pin50LED17(低亮) clkPin16clk管脚分配完后连接实验箱USB数据端口，设置后编译下载。最初复位信号有效，寄存器清零

19、，这个时候设定四位输入，并根据输入利用生成矩阵计算得到输出，之后令复位信号无效，观察指示灯的亮灭与计算值是否符合。以下是两组输入的指示灯显示。输入0101 输出00111000输入1011 输出11100101第六章 实验心得本次课设是对去年学过的EDA的巩固，还有刚刚学过的卷积码的知识。课设中才发现，我们对知识的理解还是不到位，只是学了皮毛，过后就忘，特别是在编程这一块，女生本来就对编程不是特别上手，编的过程中上下逻辑性强，稍有不慎理解上有偏差对结果的影响都较大。而且此次课设还要结合FPGA的开发板，而跟它匹配的13.0软件与我们之前所用软件有较大出入，这一块由我的队友负责，中间发现也是对实

20、验箱不是特别熟悉，而且中间管脚经测试发现，还有两个管脚是反了的，浪费了还挺多时间，起初下载都没下进去，指示灯根本没有一点变化。总之，经过本次课设，还是发现了自己很多问题，遇到问题还是要想办法解决它，而不是偷懒，还有就是知识还是要学以致用，不能学了最后全还给老师了，在编程上不上手，就要多加钻研，学习，还有就是要吸收教训，经历过就要有改变。参考文献1 朱正伟，王其红，韩学超EDA技术及应用(第2版).北京：清华大学出版社，2013年3月.2周荫清信息理论基础(第四版). 北京：北京航空航天大学出版社，2012年1月.3曹雪虹信息论与编码M.北京：清华大学出版社，2012年3月.4 郭黎利，李北明，窦峥扩频通信系统的FPGA设计北京：国防工业出版社,2010年6月