第6章 组合逻辑电路(33页).doc

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1、-第6章 组合逻辑电路-第 33 页第6章 组合逻辑电路 一、学习目的 组合逻辑电路是数字电子电路的一个重要的组成部分，通过本章的学习要掌握组合逻辑电路的工作特点，掌握组合逻辑电路的分析方法和设计方法，同时进一步掌握常用的组合逻辑集成电路芯片的使用方法。既掌握其独立应用性，又为其在综合的电路系统中的应用打基础。 二、内容概要 本章首先介绍组合逻辑电路的一般分析方法和设计方法；着重介绍了常用组合逻辑电路的基本工作原理及常用中规模集成组合逻辑电路的逻辑功能、使用方法和应用举例；还简要介绍了组合逻辑电路中的竞争与冒险现象及消除冒险现象的常用方法。 三、学习指导 本章重点：组合逻辑电路分析和设计方法，

2、编码原理和编码器的应用，译码原理和译码妻的应用，数据选择器的应用，竞争冒险的判别和消除方法。 本章难点：编码器的应用，译码器的应用，数值比较器的应用。 方法提示: 对组合逻辑电路的分析设计要认真掌握，它是数字电路设计的一个基本功。对于各种功能的器件主要掌握其工作原理和外部连接方法。6、1 概述教学要求 掌握组合逻辑电路和时序逻辑电路的概念 了解组合逻辑电路的特点与描述方法 在数字系统中，根据逻辑功能特点的不同，数字电路可分为: 组合逻辑电路和时序逻辑电路两大类。组合逻辑电路时序逻辑电路 如果一个逻辑电路在任何时刻的输出状态只取决于这一时刻的输入状态，与电路的原来状态无关，则该电路称为组合逻辑电

3、路，又称组合电路。 如:逻辑门电路 如果电路的任意时刻的输出不但取决与该时刻的输入,还与前一时刻的输出有关,则该电路称为时序逻辑电路,又称时序电路. 如:触发器电路 组合逻辑电路的逻辑功能特点：没有存储和记忆的特点. 组合逻辑电路的组成特点：由门电路构成、无记忆元件、只存在输入到输出的通道。 无反馈回路。 组合逻辑电路的描述方法：逻辑表达式、真值表、卡诺图和逻辑图。 6、2 组合逻辑电路的分析方法和设计方法教学要求 掌握组合逻辑电路的分析和设计的基本方法 熟练掌握表达式、真值表、卡诺图和逻辑图的表示方法及转换 组合逻辑电路分析：根据给定的逻辑图，找出输出与输入的关系，从而确定逻辑功能。 组合逻

4、辑电路设计，根据给出的实际问题，求出能实现这一逻辑要求的最简逻辑电路。 一、组合逻辑电路分析方法 1基本分析步骤： 上图为第161页到162页基本分析方法 2分析举例 例题1：分析下图所示逻辑电路的功能。 解： 写出输出逻辑函数表达式为： 列出逻辑函数的真值表。将输入A、B、C值的各种组合代入上式中，求出输出的值。 输 入输 出ABCY00000011010101101001101011001111 逻辑功能分析。由真值表看出：在输入A、B、C三个变量中，有奇数个1时，输出Y为1，否则Y为0。因此，电路为三位判奇电路，又称为奇校验电路。 例题2：分析右图所示逻辑电路的功能。 并指出该电路设计是

5、否合理。 解： 写出输出逻辑函数表达式为： 化简后得: 列出逻辑函数的真值表。将A、B、C各种取值组合代入最终表达式中，可得真值表。输 入输 出ABCY00010010010001111000101111011110 逻辑功能分析。由真值表可看出，电路的A、B、C三个输入都为0或有偶数个1时，输出Y为1，否则Y为0。有时该电路为三位判偶电路，又称偶校验电路。这个电路使用门的数量太多，设计并不合理，可用较少的门电路来实现。 二、组合逻辑电路设计方法 1基本设计步骤： 上图为164页基本设计方法 2设计举例 例1、设计一个A、B、C三人表决电路。当表决某个提案时，多数人同意，提案通过，同时具有否决

6、权。用与非门实现。 解： 分析设计要求，列出真值表 设A、B、C三个人表决同意提案时用1表示，不同意时用0表示；Y为表决结果，提案通过用1表示，通不过用0表示，同时还应考虑具有否决权。由此可列出如下真值表。输 入输 出ABCY00000010010001101000101111011111 、 将输出逻辑函数化简后，变换为“与非”表达式。用上述的卡诺图进行化简。 由卡诺图可得最简“与或”式：Y=AC+BC 根据题意，将上式变换成“与非”表达式为： 根据输出逻辑函数画逻辑图。根据式可画出如下图所示的逻辑图。6、3 编码器教学要求 掌握编码的原理 了解编码器的电路结构 理解编码器的功能和应用 编码

7、、编码器的定义： 将具有特定意义的信息编成相应二进制代码的过程，称为编码。 实现编码功能的电路，称为编码器。其输入为被编信号，输出为二进制代码。 编码器的分类： 二进制编码器：用n位二进制代码对个信号进行编码的电路。 二十进制编码器：将09十个十进制数转换为二进制代码的电路。 优先编码器：电路只对输入的信号按照优先级别的约定进行编码。 一、二进制编码器 右图为由非门和与非门组成的3位二进制编码器。I0I7为8个编码输入信号，输出Y、Y和Y为三位二进制代码。 其中： 编码器在任何时刻只能对一个输入信号进行编码，不允许有两个或两个以上的输入信号同时请求编码，否则输出编码会发生混乱，即I、II这8个

8、编码信号是相互排斥的。在II为0时，输出就是I的编码，故I未画出。由于该编码器有8个输入端，3个输出端，故称8线3线编码器。3位二进制编码器的真值表输 入输 出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111 二、二-十进制编码器 右图为由非门和与非门组成的二-十进制编码器。I0I9为10个待编码的输入信号，输出Y3、Y2、Y1、Y0为4位二进制代码。 其中： 当编码器某一个输入信号为1而其它输入信号都为时，则有一组对应的数

9、码输出，如I71时，Y3Y2Y1Y00111。输出代码各位的权从高位到低位分别为8、4、2、1。因此，该电路为8421 BCD码编码器。I1I9都为0时，输出便为I0的编码，故图中I0未画。该编码器输入I0I9这10个编码信号也是相互排斥的。二-十进制编码器的真值表输 入输 出I0I1I2I3I4I5I6I7I8I9Y3Y2Y1Y01000000000000001000000000001001000000000100001000000001100001000000100000001000001010000001000011000000001000111000000001010000000000

10、0011001 三、集成优先编码器CT74LS147 在上述编码器中，输入信号之间是相互排斥，而在优先编码器中就不存在这个问题，它允许同时输入数个编码信号，而电路只对其中优先级别最高的信号进行编码，而不会对级别低的信号编码，这样的电路称作优先编码器。 在优先编码器中，是优先级别高的编码信号排斥级别低的。至于优先权的顺序，这完全是根据实际需要来确定的。 右图为二十进制优先编码器CT74LS147的逻辑功能示意图，又称为10线4线优先编码器。 为数码输出端，输出为8421BCD码的反码。 为编码信号输入端，输入低电平0有效，这时表示有编码请求。输入高电平1无效，表示无编码请求。 在 中， 的优先级

11、别最高，依次类推， 的级别最低。也就是说，当0时，其余信号输入任何值都不起作用，只对 编码，输出0110，为反码，其原码为1001。 没有 ，这是因为当 都为高电平1时，输出1111，其原码为0000，相当于输入 请求编码。因此，在逻辑功能示意图中没有输入端 。二-十进制编码器的真值表输 入输 出1111111111111XXXXXXXX00110XXXXXXX010111XXXXXX0111000XXXXX01111001XXXX011111010XXX0111111011XX01111111100X01111111110101111111111106、4 译码器教学要求 掌握译码的原理 了

12、解译码器的电路结构 理解译码器的功能和应用 译码、译码器的定义： 译码是编码的逆过程。译码是将表示特定意义信息的二进制代码翻译出来。 实现译码功能的电路称为译码器。输入二进制代码，输出与输入代码对应的特定信息。 译码器结构与原理演示 编码器的分类： 二进制译码器：将输入二进制代码译成相应输出信号的电路。 二十进制译码器：将4位BCD码的十组代码译成09十个输出信号的电路。 数码显示译码器：将数字或运算结果显示出来的译码电路。 一、二进制译码器 右图为 译码器CT74LS138的逻辑图。由于它有3个输入端、8个输出端，因此，又称3线8线译码器。 为二进制代码输入端； 为输出端，低电平有效；、 和

13、 为使能端，且 3线8线译码器CT74LS138的功能表如表如下图所示。 有功能表可以看出：只有当 =1、 = =0时，EN=1所有输出译码与非门解除封锁，译码器工作，输出低电平有效。除此之外所有输出译码与非门被封锁住，译码器不工作，输出 都为高电平。的输出逻辑函数式 由此可见：二进制译码器的输出将输入二进制代码的各种状态都译出来了。因此，二进制译码器又称全译码器。由于输出低电平有效，因此，它的输出提供了输入变量全部最小项的反逻辑。3线-8线译码器 CT74LS138的功能表输入输出+A2A1A0X1XXX111111110XXXX1111111110000011111111000110111

14、111100101101111110011111011111010011110111101011111101110110111111011011111111110CT74LS138应用（逻辑功能扩展） 右图为用两片CT74LS138组成的4线16线译码器的逻辑图。CT74LS138（1）为低位片，CT74LS138（2）为高位片。 将低位片的 接至高电平1，高位片的 和低位片的 相连作为A，同时将低位片的和高位片、相连作使能端，便组成了4线16线译码器。 当E=1时，两个译码器都不工作，输出都为高电平1。当E=0时，译码器工作。 当A30时，低位片工作，这时，输出 由输入A2A1A0决定。由于

15、高位片的A30而不能工作，输出 都为高电平1。 当A31时，低位片的A31不工作，输出都为高电平1。当高位片的A31，0，处于工作状态，输出由输入二进制A2A1A0决定。 二、二-十进制 译码器 右图所示为4线10线译码器CT74LS42的逻辑图。图中 A2、A1、A0 为输入端， 为输出端，低电平有效。下图所示为CT74LS42功能表。 由功能表可知，CT74LS42输入为8421BCD码，输出为0有效。代码1010-1111没有使用，称作伪码。 根据功能表也可得其输出表达式： 当输入伪码10101111时，输出Y9Y0都为高电平1，不会出现低电平0。因此，译码器不会产生错误译码。 CT74

16、LS42的每个输出与非门有4个输入端。因此，如输出Y8和Y9不用，并将A3作使能端使用时，则CT74LS42可作3线8线译码器使用。CT74LS42功能表十进 制数输 入输 出A3A2A1A0000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110伪 码101011111111111011111111111111001111111111110111111

17、111111110111111111111111111111111 三、数码显示译码器 在数字系统中，经常需要将数字或运算结果显示出来，以便人们观测、查看。因此，数字显示电路是数字系统的重要组成部分。显示译码器主要由译码器和驱动器两部分组成，通常都集成在一块芯片中。显示译码器的输入一般为二十进制代码，其输出的信号用以驱动显示器件，显示出十进制数字来。 1七段数字显示器 常见的七段数字显示器有半导体数码显示器（LED）和液晶显示器（LCD）等。这种显示器由七段可发光的字段组合而成。 （1）七段半导体数码显示器 右下图所示为由七段发光二极管组成的数码显示器的外形，利用字段的不同组合，可分显示出09

18、十个数字。发光二极管数码显示器的内部接法有两种：为共阳接法、共阴接法。如左下图所示。 （2）液晶显示器 液晶是液态晶体的简称。它是既具液体的流动性、又具光学特性的有机化合物，其透明度和颜色受外加电场的控制，利用 该特点，可做成电场控制的7段液晶数码显示器，其字形和7段半导体显示器相近。 这种显示器在没有外加电场时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈现透明状态，不显示数字。当在相应字段的电极加上电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，从而破坏了液的逻辑功能示意图晶分子的整齐排列，使入射光产生了散射而变得混浊，使原来透明的液晶变成了暗灰色，从而显示出

19、相应的数字。将液晶的7个电极做成8字形，则只要在7个电极上按7段字形的不同组合加上电压，便可显示出相应的数字。 液晶显示器的主要优点是功耗极小，工作电压低。缺点是显示不够清晰，响应速度慢。 2、七段显示译码器 右图所示为4线7段译码器驱动器CC14547的逻辑功能示意图。 其中：D、C、B、A为输入端，输入为8421BCD码， 为消隐控制端，YaYg为输出端，高电平有效。段段译码器驱动器的功能表输 入输 出数字 显示DCBAYaYbYcYdYeYfYg0XXXX0000000消隐1000011111100100010110000110010110110121001111110013111000

20、110011411101101101151111000111116111111110000711000111111181100111100119110100000000消隐110110000000消隐111000000000消隐111010000000消隐111100000000消隐111110000000消隐 三、用译码器实现组合逻辑函数 由于二进制译码器的输出为输入变量的全部最小项，即每一个输出对应一个最小项，而任何一个逻辑函数都可变换为最小项之和的与或标准式，因此，用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。当译码器输出低电平有效时，选用与非门；当输出为高电平有效时，选用或门

21、。 例：试用译码器和门电路实现逻辑函数： 解： 根据逻辑函数选用译码器。由于逻辑函数Y中有A、B、C三个变量，故应选用3线8线译码器CT74LS138。其输出为低电平有效。 写出Y的标准与或表达式为： 将逻辑函数Y与CT74LS138的输出表达式进行比较。设A=A2、B=A1、C=A0，比较结果得： 画连线图。根据上式可画出右图所示的连线图。6、5 数据选择器和分配器教学要求 掌握数据选择器的工作原理 了解数据选择器器的电路结构 理解译码器的功能和应用 了解数据分配器的基本作用 在多路数据传输过程中，经常需要将其中一路信号挑选出来进行传输，这就需要用到数据选择器。在数据选择器中，通常用地址输入

22、信号来完成挑选数据的任务。 多路数据分配器的功能正好和数据选择器的相反，它是根据地址码的不同，将一路数据分配到相应的一个输出端上输出。 一、数据选择器 根据地址码的要求，从多路输入数据中选择其中一路输出的电路，称为数据选择器。 14选1数据选择器 右图所示为4选1数据选择器的逻辑图。D3D0为数据输入端，A1、A0为地址信号输入端，Y为数据输出端， 为使能端或选通端，输入低电平有效。下表所示为4选1数据选择器的功能表。 由功能表可写出输出逻辑函数式： 当ST1时，输出Y0，选择器不工作。 当ST0时，数据选择器工作。其输出为： 输入输出A1A0D3D2D1D0Y1XXXXXX0000XXX0Y

23、=D0000XXX1001XX0XY=D1001XX1X010X0XXY=D2010X1XX0110XXXY=D30111XXX 右图所示为CMOS双选数据选择器CC14539的逻辑图。它由两个相同的选数据选择器组成。D3D0为数据输入端，A1、A0为共用地址信号输入端，ST为使能端，低电平有效，Y为数据输出端。 逻辑功能如上表所示。 28选1数据选择器 下图所示为TTL选数据选择器CT74LS151的逻辑功能表和逻辑示意图输入输出A2A1A0Y1XXX010000D0与 Y相反0001D10010D20011D30100D40101D50110D70111D7 当1时，输出Y0，选择器不工作

24、。 当0时，数据选择器工作。其输出为： 3用数据选择器实现组合逻辑函数 由于数据选择器在输入数据全部为1时，输出为地址输入变量全体最小项的和，因此，它是一个逻辑函数的最小项输出器。任何一个逻辑函数都可写成最小项之和的形式，所以，用数据选择器可很方便地实现逻辑函数，其方法是：如数据选择器输出表达式中包含逻辑函数的最小项时，则相应的数据取1，而对于逻辑函数中没有的最小项，数据选择器输出表达式中对应的最小项应去掉，为此，相应的数据取。这时，数据选择器输出的就是要实现的逻辑函数。因此，用数据选择器可实现任何一个逻辑函数。 例、试用数据选择器实现逻辑函数YAB+AC+BC 解： 选用数据选择器。由于逻辑

25、函数Y中有A、B、C三个变量，所以，可选用8选1数据选择器，现选用CT74LS151。 写出逻辑函数的标准与或表达式。逻辑函数Y的标准与或表达式为 Y=AB+AC+BC 比较Y和Y两式中最小项的对应关系。设YY，YY2，BA1，CA0，Y式中包含Y式中的最小项时，数据取1，没有包含Y式中的最小项时，数据取0。由此得：D0=D1=D2=D4=0，D3=D5=D6=D7=1 画连线图。根据上式可画出右图所示的连线图。 二、数据分配器 数据分配是数据选择的逆过程。根据地址信号的要求，将一路数据分配到指定输出通道上去的电路，称为数据分配器。如将译码器的使能端作为数据输入端，二进制代码输入端作为地址信号

26、输入端使用时，则译码器便成为一个数据分配器。 右图所示为由3线8线译码器CT74LS138构成的8路数据分配器。 图中：A2-A0为地址信号输入端，为数据输出端，可从使能端、中选择一个作为数据输入端D。如或作为数据输入端D时，输出原码，接法如左图所示；如STA作为数据输入端D时，输出反码，接法如右图所示。 6、6 加法器和数值比较器教学要求 了解加法器的电路结构 理解加法器的工作原理和应用 理解数值比较器的的功能 掌握数值比较器的应用 一、加法器 只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器 。如在第i位的两个加数Ai和Bi相加：0+00；0+11；1+110。可

27、见，它除产生本位和数Si之外，还有一个向高位的进位数Ci。 根据上面的加法规则，可列出下表所示半加器的真值表：输入输出AiBiSiCi0000011010101101由真值表可得出输出逻辑函数式为：左图所示为半加器逻辑电路图和逻辑符号，框内“”为加法运算总限定符号，“CO”为进位输出的限定符号。1半加器 2全加器 即考虑两个一位二进制数相加，还考虑来自低位进位数相加的运算电路，称为全加器。 如在第i位二进制数相加时，被加数、加数和来自低位的进位数分别为Ai、Bi、Ci-，输出本位和及向相邻高位的进位数为Si、Ci 。根据上面的运算规则，可列出下表所示全加器的真值表：输入输出AiBiCi-1Si

28、Ci0000000110010100110110010101011100111111下图所示为全加器的逻辑符号。框内“Ci”为进位输入的限定符号 3多位加法器 实现多位加法运算的电路，称为加法器。下图所示为由4个全加器组成的4位串行进位的加法器。 低位全加器输出的进位信号依次加到相邻高位全加器的进位输入端Ci。 最低位的进位输入端Ci接地。 每一位的相加结果必须等到低一位的进位信号产生后才能建立起来。 二、数值比较器 用于比较两个数大小或相等的电路，称为数值比较器。 11位数值比较器 当两个一位二进制数A和B比较时，其结果有三种情况：AA、A=A、AA。 比较结果用Y（AB）、Y（AB）和Y（

29、AB）表示。 设： AA时，Y（AB）=1。 AB时，Y（AB）=1。 AB时，Y（AB）=1。 由此得：1位数值比较器的真值表1位数值比较器的真值表输 入输 出ABY(AB)Y(A=B)Y(AB)00010010011010011101 根据真值表可写出逻辑函数表达式为由此式可画出右图所示的该比较器的逻辑图。 24位数值比较器 如两个4位二进制数AAAAA和BBBBB进行比较时，则需从高位到低位逐位进行比较。只有在高位数相等时，才能进行低位数的比较。当比较到某一位数值不等时，其结果便为两个位数的比较结果。如AB时，则AB；如AB时，则AB；如AB，AB时，则AB；如AB，AB时，则AB。其余

30、以此类推，直到比较出结果为止。 右图所示为4位数值比较器CC14585的逻辑功能示意图。 A、A、A、A和B、B、B、B为两组相比较的4位二进制数的输入端；I（AB）、I（AB）、I（AB）为级联输入端；Y(AB)、Y(AB)、Y(AB)为比较结果输出端。4位数值比较器CC14585的功能表输入级联输入输出A3B3A2B2A1B1A0B0I（AB)Y（AB)A3B3XXXXXX100A3=B3A2B2XXXXX100A3=B3A2=B2A1B1XXXX100A3=B3A2=B2A1=B1A0B3XXXXX1001A3=B3A2B2XXXX1001A3=B3A2=B2A1B1XXX1001A3=

31、B3A2=B2A1=B1A0B0XX1001 数值比较器的使用方法： (1)只比较两个4位二进制数时，将扩展端I（AB）接低电平，I（AB）和I（AB）接高电平。 (2)当比较两个4位以上8位以下的二进制数时，应先比较两个高4位的二进制数，在高位数相等时，才能比较低4位数。只有在两个4位二进制数相等时，输出才由I（AB）、I（AB）、I（AB）决定。 三、数值比较器的扩展 当两个大于4位的二进制数需要比较时,4位二进制数值比较器就不够用了,需要进行比较器功能的扩展，下图所示为用两片CC14585组成的8位数值比较器。两个8位二进制数的高4位AAAA和BBBB接到高位片CC14585（2）的数据输入端上，而低位二进制数AAAA和BBBB接低位片CC14585（1）的数据输入端上。 同时将低位片的I（AB）接低电平0，I（AB）和I（AB）接高电平1。 由于Y（AB）是由Y（AB）和Y（AB）产生的，因此，只需将低位片的CC14585（1