计算机组成原理期末试题(12页).doc

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1、-计算机组成原理期末试题-第 11 页一、选择题（每题2分，共18分）1、下列关于冯诺依曼型计算机的描述，不正确的是_C_。A）计算机硬件系统由运算器、存储器、控制器、输入设备、输出设备五大部件组成B）指令和数据在存储器中都是二进制码存储C）指令存储器和数据存储器独立分设在不同的存储器D）存储程序并按地址顺序执行是CPU自动工作的关键2、若机器数为补码，某寄存器中的内容为BF(十六进制)，则该寄存器存储的数据真值是_B_(用十进制表示)。A）65 B）-65C）64 D）-643、下列关于存储器的描述，不正确的是_C_。A）SRAM和DRAM都是易失性存储器B）ROM存储器内容是预置的，固定的

2、，无法改写 C）多模块交叉存储器主要是解决主存空间不够大的问题D）cache存储器是为了解决CPU和主存之间在速度上不匹配的问题4、下列关于RISC的描述中，不正确的是_C_。A）指令条数比CISC少B）指令长度固定，指令格式种类少，寻址方式种类少C）在程序中出现频率占80%的指令占指令总数的20%D）只有取数/存数指令访问存储器5、设机器数字长为16位，一个容量为32MB的存储器，CPU按半字长寻址，其寻址范围是_C_。A）223 B）224 C）225 D）2266、在程序的执行过程中，cache与主存的地址映射是由_D_。A）程序员调度的B）操作系统管理的C）由程序员和操作系统共同协调完

3、成的D）硬件自动完成的7、下列关于指令的描述，不正确的是_A_。A）指令周期是指CPU执行某条指令的时间B）一个指令周期常常包含若干个CPU周期C）一个CPU周期包含若干时钟周期D）一条机器指令对应一个微程序，微程序是由若干条微指令序列组成8、在多总线结构中，用于连接高速I/O设备模块的总线是_C_。A）CPU总线 B）系统总线C）PCI总线 D）ISA总线9、下列关于磁盘存储器的描述，不正确的是_D_。A）数据的写入和读出是合用一个磁头，称为读写磁头B）磁盘控制器是主机和磁盘驱动器之间的接口C）磁盘的道密度指沿磁盘半径方向单位长度上的磁道数D）磁盘记录面外圈的扇区比内圈的扇区要长，因此每个扇

4、区记录的信息也要多二、填空题（共30分）1、摩尔定律指的是_芯片单位面积上晶体管的数目_每18个月翻一番。2、SRAM存储器的存储元是_触发器_，DRAM存储器的存储元是_MOS晶体管和电容器_。3、指令的寻址方式有_顺序_寻址方式和_跳跃_寻址方式两种。4、假设某机器有120条指令，平均每条指令由5条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度位32bit，则控制存储器的容量最少是_15392bit_。5、流水线技术利用的是_时间_并行性，超标量技术利用的是_空间_并行性。6、总线的定时方式中，_异步定时_适用于快速和慢速功能模块都连接到同一总线的情况，_同步定时_适用于

5、总线长度较短、各功能模块速度比较接近的情况。7、总线仲裁方式有_分布式仲裁_和集中式仲裁。集中式仲裁又分为三种，分别是_链式查询方式_，_计数器定时查询方式_，和_独立请求方式_。 8、Infiniband是一个高性能的_I/O_标准，是一种基于_开关_的体系结构。9、PCI采用的是_同步_时序协议和_集中式_仲裁策略，其基本传输机制是_猝发式传送_。10、采用串行接口进行字符传送，假设波特率为3600波特，字符传送速率为400字符/秒，则每个字符包含_9_bit。11、读写操作时，磁盘是恒_角速_旋转，光盘是恒_线速_旋转。12、某磁盘存储器有20个可用盘面，每个盘面有200个磁道，每个磁道

6、均记录18000B信息，最小磁道直径是240mm，最大磁道直径是340mm，是则该磁盘存储器的道密度为_4道/mm_，柱面数为_200_，磁盘总容量为_72000000B_。13、某磁盘存储器转速为6000RPM，平均找道时间为12ms，数据传输率为1KB/ms，则读出磁盘上连续存放的1MB数据需要的平均时间是_1041ms_。三、简答题（每题3分，共12分）2、什么是程序的局部性原理？程序总是趋向于使用最近使用过的数据和指令，包括程序的时间局部性和程序的空间局部性。1）程序的时间局部性：指程序即将用到的信息可能就是目前正在使用的信息。2）程序的空间局部性：指程序即将用到的信息可能与目前正在使

7、用的信息在空间上相邻或者临近。4、在多总线结构中有三种总线（HOST总线、PCI总线和LEGACY总线）和三种桥（北桥、南桥和PCI/LEGACY桥），请说出这三种桥分别连接的是哪些总线？北桥连接HOST总线和PCI总线，南桥连接PCI总线和PCI总线，PCI/LEGACY桥连接PCI总线和LEGACY总线。四、设有浮点数x=23(+11/16)，y24(-13/16)，阶码用4位（含一位符号位）补码表示，尾数用5位（含一位符号位）补码表示，求真值x/y=？要求（1）写出x，y的浮点数表示，（2）用补码加减交替法完成尾数除法运算。（1）11/16=0.1011，故x的浮点数表示为0011010

8、11-13/16=1.1101，故y的浮点数表示为010010011（2）现依然用x和y表示其尾数，则x=0.1011，y=-0.1101，用补码加减交替法进行x/y的尾数运算如下：1.微操作命令和微操作 答：微操作命令是控制完成微操作的命令；微操作是由微操作命令控制实现的最基本操作。2.快速缓冲存储器 答：快速缓冲存储器是为了提高访存速度，在CPU和主存之间增设的高速存储器，它对用户是透明的。只要将CPU最近期需用的信息从主存调入缓存，这样CPU每次只须访问快速缓存就可达到访问主存的目的，从而提高了访存速度。五、有一个2048K16位的存储器，由若干片256K8位的DRAM芯片构成。问：（1

9、）需要多少片DRAM芯片？（2）该存储器需要多少字节地址位？ （3）画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。（1）需要DRAM芯片数=2048K16位/(256K8位)=16（2）该存储器容量为2048K16位=4096KB，4096K=212，故需要12个字节地址位(22)（3）存储器与CPU连接的结构图七、设某机的指令格式、有关寄存器和主存内容如下，X为寻址方式，D为形式地址，请在下表中填入有效地址E及操作数的值。答案如下：八、下图所示为单总线CPU内部框图，其中R0R3为通用寄存器，ALU具有加、减运算功能。完成下列问题：（

10、10分）1）说明图中IR,PC,AR,DR,Y,Z寄存器的作用。2）画出加法指令SUB R1,(R2)的指令周期流程图，其中“(Ri)”表示寄存器间接寻址，指令左边的操作数为目的操作数。答案如下：1）IR为指令寄存器，PC为程序计数器，AR为内存地址暂存器，DR为内存数据暂存器，Y用于暂存ALU的一个操作数，Z用于暂存ALU的运算结果。2）SUB R1,(R2)的指令周期流程图如下：2、当机器字长一定时，_B_越长，浮点数表示的范围越大，精度越低。A）阶符 B）阶码C）尾符 D）尾数3、下列关于cache地址映射的描述，不正确的是_D_。A）全相联映射方式中，主存的一个块可能存放到cache中

11、任意一行B）直接映射方式中，主存的一个块只能存放在cache的一个特定行C）全相联映射方式的cache利用率高，直接映射方式的cache利用率低D）组相联映射方式是全相联映射和直接映射方式的折中方案，即主存中的一个块放到cache的哪个组是灵活的，而放到该组的哪个行是固定的。4、CPU响应中断的时间是_C_。A）中断源提出请求B）取指周期结束C）执行周期结束D）间址周期结束5、分支预测的目的是为了_D_。A）提高转移指令的执行速度B）提高每条指令的流水执行速度C）提高程序的正确性D）提高指令预取的成功率6、在堆栈寻址中，设A为累加器，SP为堆栈指示器，Msp为SP指示的栈顶单元。如果进栈操作顺

12、序是：（SP）-1SP，（A）Msp；那么出栈操作的顺序应是_A_。A）（Msp）A，（SP）+1SPB）（SP）+1SP，（Msp）AC）（SP）-1SP，（Msp）AD）（Msp）A，（SP）-1SP7、中断处理过程中，_A_是由硬件完成。A）关中断B）开中断C）保存CPU现场D）恢复CPU现场8、下列说法中正确的是_D_。A）多体交叉存储器主要解决扩充容量问题。B）Cache地址空间是主存地址空间的一部分。C）主存都是由易失性的随机读写存储器构成的。D）Cache的功能全部由硬件实现。9、计算机操作的最小单位时间是_A_。A）时钟周期B）指令周期C）CPU周期D）中断周期。1、若机器数为

13、补码，某寄存器中的内容为BF(十六进制)，则该寄存器存储的数据真值是_-65_(用十进制表示)。2、多模块交叉存储器中，地址在模块中的安排方式有_顺序_和_交叉_两种。3、已知cache存储周期为20ns，主存存储周期为220ns，cache/主存系统平均访问时间为60ns，则cache命中率是_80%_。4、假设某机器有120条指令，平均每条指令由5条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度位32bit，则控制存储器的容量最少是_15392bit_。5、流水线中存在的三种相关冲突分别是_资源相关_，_数据相关_和_控制相关6、按总线仲裁电路的位置不同，总线总裁分为_集

14、中式_仲裁和_分布式_仲裁。7、设字长8位（含1位符号位），则原码定点小数能表示的绝对值最大负数是_-（1-2-7）8、在组合逻辑控制器中，微操作控制信号由_时序_、_状态条件_和_指令决定。 9、已知有四位数P1P2P3P4采用偶校验，其校验位C的表达式为_P1异或 P2异或P3异或P4_。10、在不改变中断响应优先级次序的条件下，通过_中断屏蔽_可以改变中断处理次序。三、浮点数标准IEEE754的规格化数表示方式为(-1)s*1.m*2e-127，其中s为符号位，m为尾数，e为阶码，32位浮点数的s、e、m分别占1，8，23bit，请写出下列十进制数的IEEE754标准的32位浮点规格化数

15、。(1) 25/64(2) -35/128答：25/64=(0.00011001)2-4)2-35/64=(-0.00100011)2-3)2故25/64的IEEE754标准的32位浮点规格化数为：-35/64的IEEE754标准的32位浮点规格化数为：四、已知x=0.1011，y=0.1101，求xy（用补码加减交替法进行运算）。 1、假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是_D_。A 11001011 B 11010110 C 11000001 D 110010012、在机器数_B_中，零的表示是唯一的。A 原码 B 补码 C 移码 D 反码3、某机字长32位，

16、存储容量64MB，若按字编址，它的寻址范围是_C_。A 8M B 16MB C 16M D 8MB4、采用虚拟存储器的主要目的是_B_。A 提高主存储器的存取速度； B 扩大主存储器的存储空间，并能进行自动管理和调度；C 提高外存储器的存取速度； D 扩大外存储器的存储空间；5、微程序控制器中，机器指令与微指令的关系是_B_。A 每一条机器指令由一条微指令来执行；B 每一条机器指令由一段用微指令编成的微程序来解释执行；C 一段机器指令组成的程序可由一条微指令来执行；D 一条微指令由若干条机器指令组成；6、同步传输之所以比异步传输具有较高的传输频率是因为同步传输_C_。A 不需要应答信号； B

17、总线长度较短；C 用一个公共时钟信号进行同步； D 各部件存取时间较为接近；7、计算机系统中的存储器系统是指_D_。A RAM存储器 B ROM存储器 C主存储器 D cache、主存储器和外存储器8、存储单元是指_B_。A 存放一个二进制信息位的存储元 B 存放一个机器字的所有存储元集合C 存放一个字节的所有存储元集合 D 存放两个字节的所有存储元集合；9、双端口存储器所以能高速进行读 / 写，是因为采用_B_。A 高速芯片 B 两套相互独立的读写电路 C 流水技术 D 新型器件10、描述流水CPU基本概念正确的句子是_D_。A.流水CPU是以空间并行性为原理构造的处理器B.流水CPU一定是

18、RISC机器C.流水CPU一定是多媒体CPUD.流水CPU是一种非常经济而实用的时间并行技术二、填空题（共25 分 每空 1 分）1、冯诺依曼计算机在硬件上是由 控制器 、 存储器 、 运算器 、 输入设备 、 输出设备 五大部分构成。2、IEEE754标准，一个浮点数由符号位S_、阶码E、尾数M三个域组成。其中阶码E的值等于指数的_真值e_加上一个固定_偏移位_。3、根据地址格式不同，虚拟存储器分为_页式_、_段式_和_段页式_三种。4、CPU从主存取出一条指令并执行该指令的时间叫做_指令周期_，它常用若干个_机器周期_来表示，而后者又包含有若干个_时钟周期_。5、对存储器的要求是_容量大，

19、速度快_，_成本低。为了解决这方面的矛盾，计算机采用多级存储体系结构。6、指令系统是表征一台计算机性能的重要因素，它的格式和_功能_不仅直接影响到机器的硬件结构而且也影响到系统软件。7、CPU中至少有如下六类寄存器_指令_寄存器，_程序_计数器， _地址_寄存器， 通用 寄存器，状态条件寄存器， 缓冲 寄存器。三、简答题（共20分）1、什么是RISC？RISC指令系统的特点是什么？答： RISC是精简指令系统计算机，它有以下特点：（1） 选取使用频率最高的一些简单指令，以及很有用但不复杂的指令。（2） 指令长度固定，指令格式种类少，寻址方式种类少。（3） 只有取数/存数指令访问存储器，其余指令

20、的操作都在寄存器之间进行。（4） 大部分指令在一个机器周期内完成。（5） CPU中通用寄存器数量相当多。（6） 以硬布线控制为主，不用或少用微指令码控制。（7） 一般用高级语言编程，特别重视编译优化工作，以减少程序执行时间。2、简述控制器的基本功能？（8分）答：一台电子计算机基本上可以划分为两大部分-控制器和执行部件，控制器就是控制部件，运算器、存储器、外设对控制器来说就是执行部件。控制器具有如下四个方面的基本功能：1）指令控制，程序的顺序控制，称为指令控制。2）操作控制，管理并产生由内存取出的每条指令的操作信号，把各种操作信号送往相应的部件，从而控制这些部件按指令的要求进行动作。3）时间控制

21、，对各种操作实施时间上的定时，称为时间控制。 4）数据控制，所谓数据加工，就是对数据进行算术运算和逻辑运算处理。3、CPU响应中断应具备哪些条件？画出中断处理过程流程图。（8分）条件：（1）在CPU中的中断屏蔽触发器IM必须是开放的。(2）外设有中断请求时，中断请求触发器IR必须处于“1”状态，保持中断请求信号。（3）外设接口中中断允许触发器EI必须为“1”，这样才能把外设中断请求送至CPU。 （4）当上述三个条件具备时，CPU在现行指令结束的最后一个机器周期响应中断。 四、有两个浮点数 x=2(+01)2 (-0.111)2 Y=2(+01)2 (+0.101)2 ，设阶码2位，阶符1位，数

22、符1位，尾数3位，用补码运算规则计算x-y的值。1) 设Sx为x的尾数，Sy为y的尾数，则Sx=(-0.111)2 Sx补Sy=(+0.101)2 Sy补=0.101 又设Ex为x的阶码，Ey为y的阶码，则Ex=(+01)2 ， Ex补=001Ey=(+01)2， Ey补=001 2）对阶：Ex-Ey=(01)2，阶码相等，故不需要对阶。 3）尾数相减 Sy补=0.101 -Sy补=1.011 Sx补 + Sy补 Sx-Sy补=10.100 4)规格化与舍入尾数符号位10，需要右规，尾数右移1位，最低有效位舍掉，阶码加1（右规）则，Sx-Sy补 Ex补=Ey补=010 五、已知cache 命中

23、率 H=0.98，主存存取时间是cache 存取时间的4倍，已知主存存取周期为200ns，求cache/主存的效率和平均访问时间。解： R=Tm/Tc=4；Tc=Tm/4=50ns E=1/R+（1-R）H=1/4+（1-4）0.98= Ta=Tc/E=Tc4-30.98= 501.06=53ns。 答：异步控制不存在基准时标信号，微操作的时序是由专用的应答线路控制的，即控制器发出某一个微操作控制信号后，等待执行部件完成该操作时所发回的“回答”或“终了”信号，再开始下一个微操作。答：向量地址是存放服务程序入口地址的存储单元地址，它由硬件形成答：n位全加器分成若干大组，大组内又分成若干小组，大组中小组的最高进位同时产生，大组与大组间的进位串行传送。答：多重中断即指CPU在处理中断的过程中，又出现了新的中断请求，此时若CPU暂停现行的中断处理，转去处理新的中断请求，即多重中断。