锁相环芯片CD4046引脚,工作原理及应用电路(3页).doc
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1、-锁相环芯片CD4046引脚,工作原理及应用电路-第 3 页CD4046是通用的CMOS锁相环集成电路,其主要特点是:1.电源电压范围宽(为3V18V);2. 输入阻抗高(约100M);3. 动态功耗小,在中心频率f0为10kHz下功耗仅为600W,属微功耗器件。图2是CD4046的引脚排列,采用16 脚双列直插式。 图2 各引脚功能如下:1脚相位输出端,环路人锁时为高电平,环路失锁时为低电平。 2脚相位比较器的输出端。 3脚比较信号输入端。 4脚压控振荡器输出端。 5脚禁止端,高电平时禁止,低电平时允许压控振荡器工作。 6、7脚外接振荡电容。 8、16脚电源的负端和正端。 9脚压控振荡器的控
2、制端。 10脚解调输出端,用于FM解调。 11、12脚外接振荡电阻。 13脚相位比较器的输出端。 14脚信号输入端。 15脚内部独立的齐纳稳压管负极。 图3是CD4046内部电原理框图,主要由相位比较、压控振荡器(VCO)、线性放大器、源跟随器、整形电路等部分构成。比较器采用异或门结构,当两个输人端信号Ui、Uo的电平状态相异时(即一个高电平,一个为低电平),输出端信号U为高电平;反之,Ui、Uo电平状态相同时(即两个均为高,或均为低电平),U输出为低电平。当Ui、Uo的相位差在0-180范围内变化时,U的脉冲宽度m亦随之改变,即占空比亦在改变。从比较器的输入和输出信号的波形(如图4所示)可知
3、,其输出信号的频率等于输入信号频率的两倍,并且与两个输入信号之间的中心频率保持90相移。从图中还可知,fout不一定是对称波形。对相位比较器,它要求Ui、Uo的占空比均为50(即方波),这样才能使锁定范围为最大。图3 相位比较器是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高,允许输入非对称波形,它具有很宽的捕捉频率范围,而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号(相位脉冲)两种输出,当达到锁定时,在相位比较器的两个输人信号之间保持0相移。 对相位比较器而言,当14脚的输入信号比3脚的比较信号频率低时,输出为逻辑“0”;反之则输出逻辑“1”。如果两信号的频率
4、相同而相位不同,当输入信号的相位滞后于比较信号时,相位比较器输出的为正脉冲,当相位超前时则输出为负脉冲。在这两种情况下,从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时,相位比较器的输出为高阻态,则1脚输出高电平。上述波形如图5所示。由此可见,从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。图5 CD4046锁相环采用的是RC型压控振荡器,必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于VCO是一个电流控制振
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