计算机体系结构复习计算题(5页).doc

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1、-计算机体系结构复习计算题-第 5 页1. 将计算机系统中某一功能的处理速度加快10倍，但该功能的处理时间仅为整个系统运行时间的40%，则采用此增强功能方法后，能使整个系统的性能提高多少？ 根据Amdahl定律可知： 系统加速比 由题可知： 可改进比例 = 40% = 0.4部件加速比 = 10 系统加速比 = 1.56 采用此增强功能方法后，能使整个系统的性能提高1.56倍。2. 假设一台计算机的I/O处理占10，当其CPU性能改进到原来的10倍时，而I/O性能仅改进为原来的两倍时，系统总体性能会有什么改进？加速比1/（10%/2+90%/10）=7.14本题反映了Amdahl定律，要改进一

2、个系统的性能要对各方面性能都进行改进，不然系统中最慢的地方就成为新系统的瓶颈。3. 双输入端的加、乘双功能静态流水线有1、2、3、4四个子部件，延时分别为t, t, 2t, t，“加”由124组成，“乘”由134组成，输出可直接返回输入或锁存。现执行 （1） 画出流水时空图，标出流水线输入端数据变化情况。（2） 求运算全部完成所需的时间和流水线效率。（3） 找出瓶颈子过程并将其细分，重新画出时空图并计算流水时间和效率。（1） 部件 结果输入a1 a2 a3 a4 a1+b1 a2+b2 a3+b3 a4+b4 b1 b2 b3 b4 c1 c2 c3 c4 t4321（2）由上图可知，全部运算

3、完的时间是23t。 （3） 43-23-1 2 1输入a1 a2 a3 a4 a1+b1 a2+b2 a3+b3 a4+b4 b1 b2 b3 b4 c1 c2 c3 c4 结果t部件 由上图可知，流水时间为20t。 4. 有一条流水线如下所示。(1) 求连续输入5指令，该流水线的实际吞吐率和效率； (2) 该流水线的瓶颈在哪一段？请采取两种不同的措施消除此“瓶颈”。对于你所给出的新流水线，计算连续输入5条指令时，其实际吞吐率和效率。5. 假设我们考虑条件分支指令的两种不同设计方法如下： (a)CPUA：通过比较指令设置条件码，然后测试条件码进行分支； (b)CPUB：在分支指令中包括比较过程

4、。在两种CPU中，条件分支指令都占用2个时钟周期而所有其它指令占用1个时钟周期，对于CPUA，执行的指令中分支指令占30%；由于每个分支指令之前都需要有比较指令，因此比较指令也占30%。由于CPUA在分支时不需要比较，因此假设它的时钟周期时间比CPUB的快1.4倍。哪一个CPU更快？如果CPUA的时钟周期时间仅仅比CPUB的快1.15倍，哪一个CPU更快呢？我们不考虑所有系统问题，所以可以用CPU性能公式。占用2个时钟周期的分支指令占总指令的30%，剩下的指令占用1个时钟周期。所以 CPIA = 0.3 2 + 0.70 1 = 1.3则CPU性能为：总CPU时间A = IC 1.3 时钟周期

5、A根据假设，有：时钟周期B = 1.4 时钟周期A 在CPUB中没有独立的比较指令，所以CPUB的程序量为CPUA的70%，分支指令的比例为： 30%/70% = 42.8% 这些分支指令占用2个时钟周期，而剩下的57.2%的指令占用1个时钟周期，因此：CPIB = 0.428 2 + 0.572 1 = 1.428 因为CPUB不执行比较，故： ICB = 0.7 ICA 因此CPUB性能为： 总CPU时间B = ICB CPIB 时钟周期B = 0.7 ICA 1.428 (1.4 时钟周期A) = 1.44 ICA 时钟周期A 在这些假设之下，尽管CPUB执行指令条数较少，CPUA因为有

6、着更短的时钟周期，所以比CPUB快。如果CPUA的时钟周期时间仅仅比CPUB的快1.15倍，则时钟周期B = 1.15 时钟周期ACPUB的性能为：总CPU时间B = ICB CPIB 时钟周期B = 0.7 ICA 1.428 (1.15 时钟周期A) = 1.18 ICA 时钟周期A 因此CPUB由于执行更少指令条数，比CPUA运行更快。6. 假设Cache失效开销为70个时钟周期，当不考虑存储器停顿时，所有指令的执行时间都是2.0个时钟周期，访问Cache失效率为2%，平均每条指令访存1.2次。试分析考虑Cache的失效后，Cache对性能的影响。若不采用Cache，性能会怎样？考虑Ca

7、che的失效后，性能为 CPU时间有cacheIC（2.0（1.22 %70）时钟周期时间IC3.68若不采用Cache，CPI将增加为2.0701.286，即超过原来的40倍。7. 我们考虑某一个机器。假设Cache读失效开销为30个时钟周期，写失效开销为60个时钟周期，当不考虑存储器停顿时，所有指令的执行时间都是2个时钟周期， Cache的读失效率和写失效率均为5%，平均每条指令读存储器0.8次，写存储器0.5次。试分析考虑Cache的失效后，Cache对性能的影响。平均每条指令存储器停顿时钟周期数“读”的次数读失效率读失效开销 “写”的次数写失效率写失效开销 0.85%300.55%602.7 CPU时间=IC*(CPI执行+存储器停顿周期数/指令数)*时钟周期时间考虑Cache的失效后，性能为 CPU时间有CacheIC（2.02.7）时钟周期时间IC4.78. 假设在一台40MHZ处理机上运行200,000条指令的目标代码，程序主要由四种指令组成。根据程序跟踪实验结果，已知指令混合比和每种指令所需的指令数如下：指令类型CPI指令混合比算术和逻辑160%高速缓存命中的加载/存储218%转移412%高速存储缺失的存储器访问810%1）计算在单处理机上用上述跟踪数据运行程序的平均CPI。 2）根据1）所得的CPI,计算相应的MIPS速率。(a)(b)