集成电子技术基础教程 第二篇第4章(8-2).ppt

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1、集成电子技术基础教程,2003 2004学年第1学期,生物医学工程 01010103班,第二篇 数字电路和系统,第四章 集成触发器和时序逻辑电路,2.4.1 基本触发器,非门组成的基本触发器,Flip-Flop FF,或非门组成的基本触发器,2.4.2 时钟控制电平触发器,高电平触发的RS触发器,逻辑符号,高电平触发的D触发器,高电平触发的触发器(计数型)，由于在CP=1期间存在空翻现象，故需要改变触发器结构，采用边沿触发方式。,(维持阻塞型D触发器),2.4.3 边沿触发器,一、上升沿触发的D触发器,二、下降沿触发的JK触发器,该电路在CP脉冲下降沿期间接收JK信号并完成状态翻转，靠的是内部

2、门电路延时时间差而实现的。 G3、G4门的延时比G1、 G2门长。,CP=0时，G3、G4输出高电平，B、B两组与门封锁，触发器的状态由A、A两组与门互锁，状态不会改变。,CP=1期间，由于B、B与门其中的一个输入为高电平，所以触发器状态由B、B与门互锁，状态不变。,工作原理,CP从0跳到1期间，触发器状态由原A、A互锁转换到由B、B互锁，触发器的状态也不变。,CP由1跳变到0期间，因G3、G4门的延时比G1、G2门长，使 状态还来不及改变，形成了图示等效电路，其中B、B已被封锁。,可见，电路是一个下降沿触发的触发器。,由RS触发器的特性方程得：,电路功能可从特性方程得到：,JK触发器具备有四

3、种功能，是一个全功能触发器。,三、主从型触发器,主从型触发器的翻转特点是分接收和翻转二个节拍动作。,1 CMOS主从D触发器,RD、SD是直接置0和置1端。初态确定后，RD、SD都为低电平0。,CP=1期间，TG1、TG4断开，TG2、TG3接通，主触发器封锁，状态保持不变；从触发器状态按主触发器状态翻转。,CP=0期间， TG1、TG4接通，TG2、TG3断开，主触发器接收输入信息，从触发器状态不变。,可见主从触发器的触发特点是上升沿触发。,2. TTL主从JK触发器,电路由两个钟控高电平触发RS触发器组成，它同样在一个CP下分二个节拍动作。 CP=1时，主触发器接收信息，存放在QM中(按J

4、K功能存放)，而从触发器状态不变； CP=0时，主触发器封锁，原存放在QM中的信息不变（按JK功能存放），从触发器状态按主触发器QM状态翻转。,电路是一个JK触发器，属于下降沿触发。,高电平触发RS触发器,上升沿触发D触发器,下降沿触发JK触发器,受控计数型(翻转型)触发器 T触发器,2.4.4 二进制计数器,计数器是数字系统中应用极为广泛的一种时序逻辑电路。主要应用在测频、测距、定时和时间测量中，如计算机中的定时器和时钟计数器等。,计数器的分类有：,以电路结构分：有同步计数器和异步计数器,以电路状态翻转规律分：有二进制计数器和非二进制（N进制）计数器,以功能分：有加法计数器、减法计数器和可逆

5、计数器,一、同步二进制计数器,图中的每个触发器都连接成T触发器，每个触发器的CP也都连接在一起，同时受触发，所以称同步。,同步二进制加法计数器,每个触发器翻转条件为T高电平时，来CP脉冲下降沿即翻转。,状态表,时序图,从电路图和状态真值表看，都可得出电路是一个同步3位二进制的加法计数器。,3位二进制计数器由于一次计数循环需要8个CP脉冲，故也称模8计数器(八进制计数器)。,其状态转换图如下：,同步二进制减法计数器,CP脉冲同样连在一起，而每个触发器也同样连接成T型触发器结构。只不过各T端的函数不同。,同样可以得出状态转换真值表和波形图：,状态表,时序图,状态转换图为：,二、异步二进制计数器,异

6、步二进制加法计数器,异步触发器的CP脉冲不连在一起，说明各触发器的触发时间不同，翻转也不同时发生。,图中，每个触发器都连接成了T 计数器（翻转触发器），只要有CP 脉冲，触发器状态就翻转。,低位触发器输出作为高位触发器的CP脉冲。所以状态表和状态图与同步3位二进制加法计数器相同，波形图如下：,时序图,如果高位触发器的CP脉冲来自低位的 端时，就成了异步二进制减法计数器了。,异步二进制减法计数器,状态图,三、小结,同步二进制计数器一般由T触发器构成，异 步二进制由翻转触发器（T）构成。,计数器又有分频器之称，n位二进制计数器的最大分频关系为1/2n。,同步计数器的计数速度比异步计数器高，影响计数速度的原因是进位连接、串行进位和并行进位。,同步计数器各T端的逻辑关系，异步计数器各CP端逻辑关系如下所示。,可逆时：,END,