2022年计算机组成原理知识点总结 .pdf

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1、一、和周期、时间有关的概念1、总线周期完成一次总线操作的时间分四个阶段（1）申请分配阶段： 由需要使用总线额的主模块提出申请，经总线仲裁机构决定下一传输周期的总线使用权授予某一申请者。（2）寻址阶段： 取得了使用权的主模块通过总线发出本次要访问的从模块的地址及有关命令，启动参与本次传输的从模块。（3）传数阶段：主模块和从模块进行数据交换，数据由源模块发出，经数据总线流入目的模块。（4）结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。2、存取周期连续进行两次独立的存储器操作所需的最小时间间隔；3、时钟周期震荡周期，时钟频率的倒数，是计算机最基本的、最小的时间单位，在一个时钟周期内，

2、CPU仅完成一个最基本的动作，即微指令。4、指令周期CPU每取出并执行一条指令所需的全部时间成为指令周期，及完成一条指令的时间5、存取时间存储器操作到完成该操作所需的全部时间。6、Cache 平均访问时间7、平均寻址时间寻道时间 +等待时间二、各判优逻辑1、总线判优逻辑三种方法（1）链式查询（2）计数器定时查询（3）独立请求方式2、IO 设备中断源的判优硬件方法、软件方法3、 屏蔽技术改变优先级优先级包含响应优先级和处理优先级，响应优先级是指CPU响应各中断源请求的优先次序，这种次序往往是硬件线路已经设置好的，不便于改动。处理优先级是指CPU实际对各中断源请求的处理优先次序。如果不采用屏蔽技术

3、，则响应的优先次序就是处理的优先次序。4、 MM中多体模块存储器用“存控”对其他设备判优“存控”内有排队器三、各章名词的缩写1、CPU（central processing unit ）中央处理器PC（program counter ）程序计数器IR（instruction register）指令寄存器CU（control unit ）控制单元ALU（arithmetic logic unit）算数逻辑单元ACC（accumulator ）累加器MQ（mutiplier_quotient register）乘商寄存器MAR（memmory address register）存储地址寄存器MDR

4、（memory data register）存储器数据缓存寄存器MIPS（million instruction per second）每秒执行百万条指令数CPI（cycle per instruction）执行一条指令所需要的时钟周期（）机器主频的倒数FLOPS（floating point operation per second）浮点运算次数每秒，衡量运算速度3、KB B b 1 GB = 1024 MB 1 MB = 1024 KB 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 1 页，共 6 页1 KB = 1024 Bytes( 字节

5、 ) 1 Byte = 8 bits （位）PCI (peripheral component interconnect) 外围部件互连BS 总线忙BG 总线同意信号BR 总线请求4、MM （main memory）主存RAM (ramdom access memory) 随机存取存储器ROM (read only memory)只读存储器Cache高速缓冲存储器h h=Nc/(Nc+Nm) Nc 为访问 cache 的次数， Nm为访问主存的次数e 设 tc 为命中时的cache 访问时间， tm 为未命中的主存访问时间，1-h 表示未命中率， cache- 主存系统的平均访问时间ta 为

6、ta=htc+(1-h)tm e 表示访问效率： e=tc/ta * 100%=tc/( htc+(1-h)tm) * 100% C 缓存的地址分为两段：高c 位表示缓存的块号，低b 位表示块内地址，2c = C表示缓存块数，且C远小于 M 。M主存的地址分为两段：高m位表示主存的块地址，低b 位表示块内地址，则2m = M 表示主存的块数5、DMA 直接存储器存取INTR 中断请求触发器MASK 屏蔽触发器INTP 设备中断请求触发器EINT 允许中断触发器AR 主存地址寄存器WC 字计数器BR 数据缓冲寄存器DREQ 向 DMA 接口提出申请HRQ 发出总线使用权的请求信号HLDA CPU

7、发出的响应信号DACK通知设备已被授予一个DMA 周期四、功能与组成1、Cache 的组成主要由三大部分组成：Cache存储体：存放由主存调入的指令与数据块。地址转换部件：建立目录表以实现主存地址到缓存地址的转换。替换部件：在缓存已满时按一定策略进行数据块替换，并修改地址转换部件。2、半导体存储芯片组成译码驱动 +存储矩阵 +读/ 写电路 +地址线、片选线、数据线、读/ 写控制线3、系统总线的组成数据总线 +地址总线 +控制总线4、接口的功能与组成（1）数据线传送数据的功能（2）设备选择线选址功能（3）命令线传送命令功能（4）状态线反映 I/O 设备工作状态的功能精选学习资料 - - - -

8、- - - - - 名师归纳总结 - - - - - - -第 2 页，共 6 页5、DMA 接口的功能与组成接口功能：（1）向 CPU申请 DMA 传送（2）在 CPU允许 DMA 工作时， 处理总线控制权的转变，避免因进入DMA 工作而影响CPU正常活动或引起总线竞争。（3）在 DMA 期间管理系统总线，控制数据传送。（4）确定数据传送的起始地址和数据长度，修正数据传送过程中的数据地址和数据长度。（5）在数据块传送结束时，给出DMA 操作完成的信号。接口的基本组成：（1）主存地址寄存器（AR ）（2）字计数器（ WC ）（3）数据缓冲寄存器（BR ）（4）DMA 控制逻辑（5）中断机构（6

9、）设备地址寄存器（DAR ）6、IO 系统的组成IO 接口IO 管理部件及有关软件7、CPU的功能与组成功能：（1）取指令（2）分析指令（3）执行指令组成：寄存器、 ALU 、CU 、中断系统五、指令格式1、指令操作码 + 地址码2、IO 指令操作码 + 命令码 + 设备码六、性能指标1、CPU硬件的性能指标（1）主频、外频和倍频主频 (CPU Clock Speed)也叫做时钟频率，表示在CPU内数字脉冲信号震荡的速度。主频越高，CPU在一个时钟周期里所能完成的指令数也就越多，CPU的运算速度也就越快。（2）制造工艺早期的 CPU大多采用 05pm的制作工艺，后来随着CPU 频率的提高， 0

10、25pm制造工艺被普遍采用。在 1999 年底，Intel公司推出了采用018um制作工艺的Pentium处理器， 即 Coppermine( 铜矿 )处理器。更精细的工艺使得原有晶体管门电路更大限度地缩小了，能耗越来越低，CPU 也就更省电。（3）扩展总线速度扩展总线速度 (Expansion Bus Speed) ，是指微机系统的局部总线，如：ISA、PCI 或 AGP总线。（4）前端总线前端总线是AMD在推出 K7 CPU时提出的概念，一直以来很多人都误认为这个名词不过是外频的一个别称。前端总线速度指的是数据传输的速度。例如 100MHz外频特指数字脉冲信号在每秒钟震荡1000 万次，而

11、 100MHz前端总线则指的是每秒钟CPU可接受的数据传输量是lOOMHz 64bit 8bit Byte=800MB。就处理器速度而言，前端总线比外频更具代表性。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 3 页，共 6 页2 总线性能指标（1）总线宽度通常是指数据总线的根数，用bit(位) 表示， 8 位、 16 位、 32 位、 、即 8 根、 16 根、 32根、 、 、 、（2）总线带宽可以理解为总线的传输速率，及单位时间内总线上传输数据的位数，通常用每秒传输信息的字节数来衡量。（3）时钟同步 / 异步总线上的数据与时钟同步工作的总线

12、称为同步总线，与时钟不同步工作的总线称为异步总线。（4）总线复用一条信号线上分时传送两种信号（5）信号线数地址总线、数据总线和控制总线三种总线数的和。（6）总线控制方式包括突发工作、自动配置、仲裁方式、逻辑方式、计数方式（7）其他指标负载能力、电源电压、总线宽度能否扩展等七、各模块的工作过程1、计算机的工作步骤（1）上机前的准备a)建立数学模型b)确定计算方法c)编制解题步骤（2）计算机的工作过程a)主存储器b)运算器c)控制器d)I/O 2、程序查询流程1)由于传送数据时要占用CPU中的寄存器，所以首先需要将寄存器原内容保护起来2)由于传送往往是一批数据，因此需要先设置I/O 设备与主机交换

13、数据的计数值3)设置欲传送数据在主存缓冲区的地址4)CPU启动 I/O 设备5)将 I/O 接口中的设备状态标志取至CPU并测试 I/O 设备是否准备就绪6)CPU执行 I/O 指令7)修改主存地址8)修改计数值9)判断计数值10)结束 I/O 传送，继续执行现行程序3、IO 中断的处理过程（1）CPU响应中断管的条件和时间（2）I/O 中断处理的过程a)由 CPU发启动 I/O 设备指令，将接口中的B 置“ 1” ，D置“ 0” 。b)接口启动输入设备开始工作。c)输入设备将数据送入数据缓冲寄存器d)输入设备向接口发出“设备工作结束”信号，将D置“ 1” ，B置“ 0” ，标志设备准备就绪。

14、e)当设备准备就绪（D=1） ，且本设备未被屏蔽（MASK=0 ）时，在指令执行阶段的结束时刻，向CPU发出中断查询信号。f)设备中断请求触发器INTR 被置“ 1” ，标志设备向CPU提出中断请求。g)若 CPU允许中断（ EINT=1） ，设备又被排队选中，即进入中断响应阶段，由中断响应信号INTA将排队精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 4 页，共 6 页器输出至编码器形成向量地址。h)向量地址送至PC ，作为下一条指令的地址。i)由于向量地址中存放的是一条无条件转移指令，故这条指令执行结束后，即无条件转至该设备的服务程序入口，开

15、始执行中断服务程序，进入中断服务阶段，通过输入指令将数据缓冲寄存器的输入数据送至 CPU的通用寄存器，再存入主存相关单元。j)中断服务程序的最后一条指令是中断返回指令，当其执行结束时，即中断返回至源程序的断点处。至此一个完整的程序中断处理过程即告结束。4、DMA 的工作过程（1）DMA 传送过程预处理给 DMA 控制逻辑指明数据传送方向是输入还是输出向 DMA 设备地址寄存器送入设备号，并启动设备。向 DMA 主存地址寄存器送入交换数据的主存起始地址对字计数器赋予交换数据的个数数据传送数据输入a)当设备准备好一个字时，发出选通信号，将该字读到DMA 的数据缓冲寄存器（BR ）中目标是数据缓冲寄

16、存器“满”。b)与此同时设备向DMA 接口发请求（ DREQ ）c)DMA 接口向 CPU 申请总线控制权（HRQ ）d)CPU发回 HLNA信号，表示允许将总线控制权交给接口e)将主存地址寄存器中主存地址送到地址线，并命令存储器写f)通过设备已被授予一个DMA 周期（ DACK ） ，并为下一个字做准备g)将 DMA 数据缓冲寄存器的内容送到数据线h)主存将数据总线上当的信息写至地址总线指定的存储单元中i)修改主存地址和字计数值j)判断数据块是否传送结束，若未结束，则继续传送，若已结束，则向CPU申请程序中断，标志数据块传送结束。后处理（2）DMA 接口与系统的连接方式第一种：具有公共请求线

17、的DMA 请求第二种：独立的DMA 请求（3）DMA 小结（对比程序中断方式，方式特点）a)从数据传送看，程序中断方式靠程序传送，方式靠硬件传送b)从的响应时间来看，程序中断方式是在一条指令执行结束时响应，而方式可在执行周期内任一存取周期结束时响应c)程序中断方式有处理异常事件的能力，方式没有这种能力，主要用于大批数据的传送，如硬盘存取、图像处理、高速数据采集系统等，可提高数据吞吐量。d)程序中断方式需要中断现行程序，故需保护现场，方式不中断现行程序，无需保护现场e)优先级比程序中断高八、计算与设计1、存储容量C = n * k * s C为存储总容量精选学习资料 - - - - - - -

18、- - 名师归纳总结 - - - - - - -第 5 页，共 6 页n 为存放信息的盘面数k 为每个盘面的磁道数s 为每条磁道上记录的二进制代码数2、计算总线宽度、数据传输率总线宽度通常是指数据总线的根数，用bit(位) 表示， 8 位、 16 位、 32 位、 、即 8 根、 16 根、 32 根、 、 、 、数据传输率Dr 是指单位时间内磁道表面存储器向主机传送数据的位数或字节数，它与记录密度Db 和记录介质的运动速度V有关： Dr = Db * V 3、字、位扩展位扩展：当主存储器的字长与单个存储芯片的字数相同而位数不相同时，可采用位扩展方式来组织多个存储芯片构成主存储器。字扩展：当主

19、存储器的字长与单个存储芯片的字长相同而字数不相同时，可采用字扩展方式来组织多个存储芯片构成主存储器。4、计算 Cache地址位、块数；主存地址位、块数；主存地址字段各段位数5、磁盘计算：存储容量、平均寻址时间6、Cache：h,e, 平均访问时间h h=Nc/(Nc+Nm) Nc 为访问 cache 的次数， Nm为访问主存的次数e 设 tc 为命中时的cache 访问时间， tm 为未命中的主存访问时间，1-h 表示未命中率， cache- 主存系统的平均访问时间ta 为 ta=htc+(1-h)tm e 表示访问效率： e=tc/ta * 100%=tc/( htc+(1-h)tm) * 100% 九、地址格式1、直接映射方式主存地址MM 字块标记 + Cache 字块地址 + 字块内地址2、全相联映射方式主存地址MM 字块标记 + 字块内地址3、组相联映射方式主存地址MM 字块标记 + 组地址 + 字块内地址4、Cache 地址块号 + 块内地址精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 6 页，共 6 页