毕业设计（论文）-基于FPGA的数字频率计的设计(17页).docx

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1、-毕业设计（论文）-基于FPGA的数字频率计的设计-第 17 页摘 要 EDA 技术的发展，改变了传统的电子设计方法。FPGA 等大规模可编程逻辑器件的广泛应用，使电子设计变得和软件编程一样方便快捷。电子设计技术的进步，也改变了传统频率计的设计方法。常用的频率测量方法既有模拟的利用电路频率特性测量频率的方法，又有利用脉冲计数测量频率的数字方法。随着数字电路技术的发展，以脉冲计数法为基础衍生出各种改进型的数字测频方法，在测量精度、测量响应的快速性等方面都有了很大提高。简易数字频率计的设计，采用 FPGA实现对对外来信号采样，运用VHDL在FPG/CPLD器件上实现一种数字频率计测频系统，其在单位

2、时间内通过计数器的累加实现对频率的计数。分析了数字频率计软件构成结构，并对其中的测频控制信号发生器电路进行了VHDL软件编程实现。该设计实现的频率精度为1Hz，测量范围为 0100MHz，经实际电路测试，仿真结果表明，该频率计具有较高的实用性和可靠性。VHDL程序通过综合、适配后形成配置文件，下载到FPGA器件中对FPGA 进行配置，使 FPGA 成为实用的测频模块。通过modelsim波形仿真，符合本次设计的要求。最后，通过完整编译后的pof文件固化到开发板，接上高频信号源，实现了数字频率计的设计。关键词：数字频率计；频率测量；EDA；FPGA；VHDL 语言；配置器件AbstractDev

3、elopment of EDA technology has changed the traditional electronic design methods. Widely used in large-scale FPGA and other programmable logic devices, electronic design and software programming becomes as easy and quick. Advances in electronic design technology, but also changed the traditional fre

4、quency meter design.Existing conventional frequency measurement method using analog frequency characteristics of the measured frequency of the circuit, but also the use of a digital pulse counting frequency measurement method. With the development of digital circuit technology to pulse count based o

5、n the law derived from a variety of improved digital frequency measurement method, measurement accuracy, fast response measurement and other aspects have been greatly improved.Simple digital frequency meter design, FPGA is used for foreign signal sampling, use VHDL to achieve a digital frequency met

6、er frequency measurement system on the FPG / CPLD devices, which in unit time to achieve frequency counted by the counter accumulation. Analysis of the digital frequency meter software composition structure and one of the frequency measurement control signal generator circuit were VHDL software prog

7、ramming. Frequency accuracy of the design and implementation of 1Hz, measurement range is 0 100MHz, through the actual circuit test, simulation results show that the frequency meter with high availability and reliability.VHDL program through an integrated, forming adapter configuration file, downloa

8、d to FPGA devices configured for FPGA, FPGA make a practical frequency measurement module. By modelsim waveform simulation, in line with the requirements of this design. Finally, curing by pof file compiled to complete development board, connected to a high-frequency signal source to achieve a digit

9、al frequency meter design.Key words: digital frequency meter;frequency measurement; EDA; FPGA; VHDL language; configuration device目 录第1章绪 论51.1课题的研究背景51.2频率计发展现状61.3课题的研究内容6第2章频率测量技术的研究72.1 常用的频率测量方法72.1.1 比较法测频72.1.2 脉冲计数法测频72.2 脉冲计数法的测量原理72.3 系统组成原理9第3章基于FPGA频率计的设计方案103.1频率计的总体设计方案103.2分频模块103.3基准

10、频率信号模块113.4计数器模块113.5锁存模块113.6数码管扫描模块113.7数码管译码显示模块11第4章频率计各功能模块的设计实现134.1 软件设计流程图134.2 测频闸门信号产生模块的设计144.3 计数器的设计144.4 锁存器的设计154.5 数码管扫描及显示译码的设计164.6 数字频率计电路符号18第5章系统调试与仿真194.1 Quartus 设计流程194.2 系统软件调试204.3 系统测试20结 束 语22参考文献23第1章 绪 论频率是电子技术领域最基本的参数之一，频率计是电子电气、仪器仪表等应用领域不可缺少的测量仪器，除电量以外，不少物理量的测量，如振动、转速

11、等的测量都涉及到或可以转化为频率的测量。1.1 课题的研究背景频率计的设计技术是随着电子电路技术的发展而逐步向前发展的，早期的频率计采用分立元件设计，设计周期长、稳定性差，并且成品体积大、功耗高。数字电子技术和集成电路的发展，使得数字频率计广泛应用，数字频率计可以使用单元电路和单片机来设计实现。相比分立件式的频率计来说，数字频率计提高了稳定性，减小了体积，但是数字频率计仍然存在着电路复杂、设计周期长等缺点，数字频率计的测量范围都是有限的，为测量不同频率的信号都要专门的设计某一部分电路，灵活性差。20 世纪末，随着微电子技术的进步和计算机技术的发展，在二者的相互促进下，以 FPGA 系列器件为代

12、表的可编程逻辑器件的应用逐渐普及。可编程逻辑器件把通用集成电路通过编程集成到一块尺寸很小的硅片上，成倍缩小了电路的体积，同时由于走线短，减少了干扰，提高了系统的可靠性。由于这类器件可以通过软件编程而对其硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样方便快捷，为数字电路系统的设计带来了极大的灵活性。随着可编程逻辑器件集成规模不断扩大，自身功能的不断完善和计算机辅助设计技术的提高，在现代电子系统设计领域中的 EDA 便应运而生了。EDA（电子设计自动化）是在 CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和 CAE（计算机辅助工程）基础上发展起来的计

13、算机辅助设计系统，EDA 是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统设计的主要表达方式，以计算机软硬件开发系统为设计工具，自动完成集成电子系统设计的一门新技术。本课题就是利用 EDA 技术，以 FPGA 器件为基础来设计一款数字频率计。1.2 频率计发展现状由于社会发展和科技发展的需要，信息传输和处理的要求的提高，对频率的测量精度也提出了更高的要求，需要更高准确度的时频基准和更精密的测量技术。而频率测量所能达到的精度，主要取决于作为标准频率源的精度以及所使用的测量设备和测量方法。目前，国内外使用的测频的方法有很多，有直接测频法、内插法、游标法、时间电压变化法、多周期同步法、频率倍

14、增法、频差倍增法以及相位比较法等等。直接测频的方法较简单，但精度不高。内插法和游标法都是采用模拟的方法，虽然精度提高了，但是电路设计却很复杂。时间电压变化法是利用电容的充放电时间进行测量，由于经过 A/D 转换，速度较慢，且抗干扰能力较弱。多周期同步法是精度较高的一种。本文设计的频率计主要应用于一般性的频率测量，对测量精度要求不是很高，通过比较各种测频方法优缺点，决定使用脉冲技术法进行频率计的设计。1.3 课题的研究内容本课题主要研究如下内容：1）分析比较常用的几种测频方式的测量精度，选择一种合适的测频实现方式。2）根据确定的测频方式分模块设计频率计。3）用VHDL语言实现频率计的各个模块及频

15、率计的总体设计。4）将设计程序下载到 FPGA 中，并设计频率计的附件电路，完成频率计总体硬件设计。第2章 频率测量技术的研究频率测量是电子测量领域的最基本测量之一。由于频率信号抗干扰性强、易传输，可以获得较高的测量精度，所以测频方法的研究越来越受到重视，在检测技术中，常将一些电量或其他电参量转换成频率进行测量，以提高测量的精度。2.1 常用的频率测量方法目前，用于测量频率的方法很多，频率测量的准确度主要取决于所测量的频率范围以及被测对象的特点。而测量所能达到的精度，不仅取决于作为标准使用的时钟频率的精度，也取决于所使用的测量设备和测量方法。下面对几类常用的频率测量方法进行简单介绍。2.1.1

16、 比较法测频比较法测频就是用标准频率 fc 与被测频率 fx 进行比较，当把标准频率调节到与被测频率相等时指零仪表（零示器）便指零，此时的标准频率值即被测频率值。比较法测频可分为拍频法测频与差频法测频两种。前者是将待测频率信号与标准频率信号在线性元件上叠加产生拍频。后者是将待测频率信号与标准频率信号在非线性元件上进行混频。目前拍频法测量频率的绝对误差约为零点几赫兹，差频法测量频率的误差可优于 10-5量级，最低可测信号电平达 0.1V1V。拍频法和差频法在常规场合很少采用。2.1.2 脉冲计数法测频计数法测频是数字频率计常用的、最基本的频率测量方法。计数法就是在单位时间内对信号的周期个数进行计

17、数。计数法测频的精确度取决于基准时间的精确度和计数误差。本设计采用计数法进行频率测量，下面对计数法的测频原理和基于计数法的几种的测频方法进行详细分析。2.2 脉冲计数法的测量原理所谓“频率”，就是周期性信号在单位时间内变化的次数。计数法的原理就是在一定的时间内，对周期性脉冲的重复次数进行计数。直接计数测频法是依据频率的含义把被测频率信号加到闸门的输入端,只有在闸门开通时间T(以1 s计)内,被测(计数)的脉冲送到十进制计数器进行计数。设计数器的计数值为N,则可得到被测信号频率为f=N。但是由于闸门的开通、关闭的时间与被测频率信号的跳变难以同步,因此采用此测量方法在低频段的相对测量误差可能达到5

18、0%,即在低频段不能满足设计要求。但根据其他方案的分析,直接测频法比其他方案更加简单方便可行。其原理图可用图1来说明。图1 计数法测量原理图如图分析可知，在确定的闸门信号时间TW内，记录被测信号的变化周期数或脉冲个数NX，则被测信号的频率为FX=NX/TW，通常闸门时间TW为1s。本设计所采用的测频方法采用等精度频率测量法，测量精度保持恒定，不随所测信号的变化而变化。在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号。2.3 系统组成原理系统组成原理图由图2所示。在输入信号为50M的基准时钟和1Hz100MHz的被测信号频率，闸门时钟模块的作用是对基准时钟分频，得到一个1s的

19、闸门信号，用它作为8位十进制计数器的计数标志，8位数码管显示被测的信号频率。图2 测频法系统组成原理第3章 基于FPGA频率计的设计方案3.1 频率计的总体设计方案基于前面的分析，本课题频率计的设计采用脉冲计数测频法进行频率的测量，由FPGA 器件完成测频、显示控制等核心数字电路的功能。频率计的总体设计方案如图3所示。闸门时间基准时钟数码管显示模块数据处理与显示8位十进制计数器被测时钟图3 频率计的总体设计方案框图据此设计流程，我们可以将频率的测量分为3个主要步骤：(1)、首先产生一个标准的时钟信号，作为闸门信号，闸门信号主要是对计数器的工作状态进行控制，在闸门信号有效的时间内开启计数器，对输

20、入的波形进行计数，也就是对单位时间内被测信号的周期数进行累计。根据所得结果与单位时间相除，即得被测信号的频率。 为了计算方便，一般情况下，闸门时间的选择应为 1s 或 1s 的 10 的幂次方。(2)、在闸门信号有效时间范围内，对输入的信号进行计数。主要是通过计数器的开启，对被测信号在单位时间内的重复的次数进行测量。一般闸门信号控制对计数器的开启与关闭，而被测信号则对计数器的计数功能进行触发。(3)、对所得的数据进行处理，并将其显示。主要显示的方法是将所得数据显示在数码管上。3.2 分频模块 分频模块是对基准时钟信号的分频形成闸门信号，在闸门信号的有效时间内开启计数功能，被测信号则对计数器的计

21、数功能进行触发而重复的计数。在这里，基准时钟信号为50MHz，分频系数为100*106，即分频后的输出频率为0.5Hz，其输出信号周期即为2s，闸门信号有效时间内计数器开启时间为1s。3.3 基准频率信号模块基准频率信号模块产生测频使用的标准时钟脉冲信号，也称时钟信号模块。该模块使用晶振及相应的硬件电路产生标准的时钟脉冲信号，时钟脉冲信号除为频率测量部分的计数器提供基准频率信号外，还为闸门信号发生器提供计时时钟信号。3.4 计数器模块已由上可知，闸门信号有效高电平时间为1s，在这1s内计数器开启，在被测信号的脉冲作用下触发，每触发一次计数一次，重复计数，此计数模块为8位十进制计数方式。当闸门信

22、号由高电平跳变为低电平时计数器关闭计数，开始进入锁存状态。3.5 锁存模块当闸门信号由高电平进入低电平时计数器停止计数，锁存器开始锁存计数值，即锁存模块在闸门信号低电平内有效。无论计数器计了多少个值，一旦停止计数是锁存器都能将计数值锁存起来以防止计数值跳变而出现显示出现错乱的现象。3.6 数码管扫描模块该设计选用的数码管是两个共阳八段数码管，由于数码管分为位选和段选，当位选和段选同时满足时候数码管才能够显示。数码管扫描模块是位选扫描，依次选择相应的位，从低位到高位选择点亮。3.7 数码管译码显示模块数码管译码显示模块的功能是将计数器的十进制计数值转化为共阳数码管的显示段控码而可以使得数码管能够

23、显示相应的数值，从片选为由低向高间隔显示，由于人眼的视觉停留而能同时看到所有的显示数字。译码控制模块为 BCD 码转换器。运算器得到的频率值是二进制形式的，要以十进制的形式显示出来，必须经过 BCD 码转换器，按照BCD 码的形式转换为十进制。频率计的显示部分使用8段数码管，所以译码、锁存器需完成 BCD 码的显示译码，并且还要有译码所存功能。第4章 频率计各功能模块的设计实现本课题频率计采用第四章的设计方案，以 Altera 公司的 Cyclone系列 FPGA器件EP4CE6C22C8为核心器件实现频率计的设计。该频率计的基本要求是：频率测量范围为 1Hz100MHz；输入信号电压幅度为

24、0.2V3.3V。设计实现过程是首先用 VHDL 语言实现频率计各核心模块的设计，然后再用硬件电路实现各辅助模块的设计。4.1 软件设计流程图如图4所示为频率计设计的程序流程图。开始定义端口0.5Hz分频器1s高电平？NO Yes1s内计数数码管扫描及译码结 束图4 程序设计流程图4.2 测频闸门信号产生模块的设计该模块有分频器构成成，用于产生闸门信号用于测频计数和锁存功能。它采用的基准时钟信号是有50MHz晶振产生的固定时钟信号，闸门长度为被测信号的周期。其VHDL设计描述如下：process(sysclk)begin if sysclkevent and sysclk=1 then if(

25、cnt=49999999) then clk_cnt=not clk_cnt; cnt0);else cnt=cnt+1; end if; end if;end process;该分频模块触发信号是基准时钟信号，这里是50MHz，每个基准时钟的上跳沿触发，计数信号加1，当计数到最后一个上跳沿周期是将计数信号清零，并将闸门信号输出端翻转，从而达到分频后的0.5Hz，周期为2s的闸门信号。4.3 计数器的设计计数器是频率测量中的最重要的测量模块，计数器在闸门信号开启的时间内对被测脉冲信号进行计数，计数器关闭后将计数结果送入锁存器锁存用于用于数码管译码显示。其VHDL设计描述如下：process(c

26、lkin)begin if clkinevent and clkin=1 then if(clk_cnt=1) then if cntp1=1001 then cntp1=0000; if cntp2=1001 then cntp2=0000; if cntp3=1001 then cntp3=0000; if cntp4=1001 then cntp4=0000; if cntp5=1001 then cntp5=0000; if cntp6=1001 then cntp6=0000; if cntp7=1001 then cntp7=0000; if cntp8=1001 then cnt

27、p8=0000; else cntp8=cntp8+1; end if; else cntp7=cntp7+1; end if;else cntp6=cntp6+1; end if; else cntp5=cntp5+1; end if; else cntp4=cntp4+1; end if; else cntp3=cntp3+1; end if; else cntp2=cntp2+1; end if; else cntp1=cntp1+1; end if;该计数模块根据前面分频模块得到的闸门信号1s的高电平内有效，触发信号为被测信号。计数器在闸门1s的高电平信号内由被测信号的上跳沿触发计数，

28、其中，cntpn为8位十进制计数信号，每遇到被测信号的上跳沿触发后先判断是否为9，若不为9则加1，为9则清零。当闸门信号由高电平跳变为低电平时关闭计数，开始锁存计数值。被测信号最好为高频信号，测量误差小。4.4 锁存器的设计锁存器的作用是对前面计数器的计数值进行锁存，而锁存器开启时间为1s，即在闸门信号的低电平时间内，而触发信号也是被测信号上升沿。其VHDL设计描述如下：process(clkin)begin if clkinevent and clkin=1 then if(clk_cnt=0) thenif cntp1/=0000 or cntp2/=0000 or cntp3/=0000

29、 or cntp4/=0000 or cntp5/=0000 or cntp6/=0000 or cntp7/=0000 or cntp8/=0000 then cntq1=cntp1; cntq2=cntp2; cntq3=cntp3; cntq4=cntp4; cntq5=cntp5; cntq6=cntp6; cntq7=cntp7; cntq8=cntp8; cntp1=0000; cntp2=0000;cntp3=0000; cntp4=0000; cntp5=0000; cntp6=0000;cntp7=0000;cntp8 scan=11111110; dat scan=1111

30、1101; dat scan=11111011; dat scan=11110111; dat scan=11101111; dat scan=11011111; dat scan=10111111; dat scan=01111111; dat null; end case;end process;数码管扫描模块从低位到高位依次选择，其中，cntq1cntq8为前面计数器8位十进制锁存值，在cnt13cnt15相应位满足相应位的扫描条件后选择数码管相应片选为，再把计数锁存值赋给dat。显示译码模块用于将8位十进制计数器计数值译码为在数码管相应位显示出来的十进制数。数码管显示译码VHDL设计描

31、述如下：process(dat)begin case dat is when 0000 = seg8 seg8 seg8 seg8 seg8 seg8 seg8 seg8 seg8 seg8 null;end case;end process;end;在数码管扫描选择显示位之后，将数码扫描后的计数锁存值dat译码为十进制显示段码，其中，seg8为输出译码后的共阳数码管的段码，接在数码管上可以显示十进制计数值。4.6 数字频率计电路符号 数字频率计的VHDL设计编译通过后生成电路符号如图5所示。图5 频率计电路符号电路符号中，sysclk为基准时钟输入端口，基准时钟为50MHz。clkin为被测

32、信号输入端，为了减少测量误差，最好是高频信号，频率范围是1Hz100MHz。seg87.0为8位计数值译码后的信号输出端，数码管段码用于显示十进制数。scan7.0为八位数码管位选端口，依次选择低位到高位显示。第5章 系统调试与仿真前面章节，在介绍了数字频率计部分设计指标前提下，对各个功能模块的设计进行了详细的研究，然后完成了编译、综合、配置。这些工作完成后，还需要经过软件的仿真，软硬件的调试与测试才能实现系统各项功能，最优化系统各项功能指标。本章主要结合系统的硬件与软件调试过程，对系统性能进行评价分析，同时提出软硬件方面存在的问题与改进方法。系统设计要想取得预期的各项指标，实现系统功能，必须

33、对系统进行反复的调试。系统的调试主要包括硬件调试和软件调试，其中，硬件调试是软件调试前提与基础，只有在保证硬件电路正常工作才能完成正确的软件调试。4.1 Quartus 设计流程Altera公司的Quartus 软件提供完整的多平台设计环境，能够直接满足特定的设计需要，为FPGA/CPLD开发提供全面的设计环境软件设计提供完整的多平台设计环境，能够特定实际需要，为可编程芯片系统（sopc）提供全面的设计环境。Quartus 中含有FPGA/CPLD设计所有阶段的解决方案，设计者完全可以依照个人偏好，自定义开发环境的布局、菜单。命令和图表等。Quartus 设计流程如下图6所示：图6 Quart

34、us 设计流程4.2 系统软件调试调试的目的主要是在保证能实现系统整体功能的条件下，实现系统各个模块的功能，并对程序进行最优化设计。将程序通过下载接口下载到硬件电路中，根据电路的实际情况做出调整，经过多次调整使系统软件最优化，调试时需要对系统电路的实际工作情况进行测量、分析。本系统软件调试部分主要就是FPGA分模块程序。首先对FPGA波形产生模块程序进行功能调试，再对波形处理模块程序进行功能调试，然后依次对分频器初始值设置模块和数控分频器模块进行功能调试。4.3 系统测试完成了系统的分模块的功能调试后，可以进入系统仿真调试阶段。根据系统设计原理，当输入不同的频率信号时，就能够输出相应的频率的值

35、。本节对三10M的方波信号进行系统测试。在以上各功能模块全部调试成功后进行综合调试，调试成功后并进行modelsim系统测试与仿真，通过经各功能模块的功能仿真后对综合电路进行时序仿真，并根据输出时序值，看是否符合设计要求。具体操作要求是将已存在的vhd文件上在modelsim上按操作步骤仿真，在相应的输出端口观测输出值。内部输入信号为 500KHz的显示结果如图7所示。图7 500KHz被测信号外部输入信号5000Hz（正弦波）结果如图8所示。图8 5KHz被测信号外部输入信号1KHz（三角斜波）结果如图9所示。图7 1KHz被测信号实验结果表明，该数字频率计设计得非常成功，和被测信号频率完全

36、吻合，而且能精确到 1Hz，这对于实验室信号检测已经完全够用。结 束 语频率计是电子测量中常用的仪器设备之一。随着电子技术的发展，频率计的设计方法也在逐步向前发展。从早期的分立件到集成电路、大规模集成电路，这一过程，设计是必须要有相应功能的元器件，才能完成。当电子设计发展到 EDA 技术，出现了大规模、超大规模可编程逻辑器件，电子电路包括频率计的设计就变得更加简单方便了，在不改变硬件结构的基础上，可根据设计要求随时更改设计方案，甚至用同样的硬件电路设计完成不同的功能系统。本文在分析比较了常用的几种测频方法的基础上，根据设计需要选用了直接测频法进行频率计的设计。由于采用了EDA设计技术，大部分的

37、设计工作都在计算机上完成，中间的逻辑仿真也是由计算机完成，和其他频率计的设计方法相比较，本设计具有如下的特点：1）采用直接测频计数原理测频，减少了测频电路设计的复杂度。2）设计过程以软件设计为主，仿真测试在计算机上完成，总体缩短了设计调试周期，避免了时间和元器件的浪费。3）硬件以 FPGA 为主，只有很少的附件，缩小了电路板的体积。4）在外围电路不改变的情况下，只通过改变软件设计就可以扩展该频率计的功能，如可以测量频率范围等测量功能。本设计虽然实现了基本的测频功能，但是还存在一些不足之处，如：测频精度不是很高，特别是测低频情况下误差稍大；计数测频舍弃了频率数值的小数部分，影响了测量和显示的精度

38、。针对这些问题，今后对频率计还要进行完善，改进设计方法，扩展功能，提高精度。主要的工作包括：1）充分利用开发环境提供的宏功能模块，完成基准频率信号的锁相，保证基准频率的精准。2）根据被测信号频率的高低自动换挡，对不同频率被测信号采用不同的测量方法，在保证测量精度的基础上缩短每次测量的时间，提高频率计的响应速度。3）结合不同的测频方法，在低频时能显示小数位，高频时以 KHz、MHz 为单位显示，减少显示位数。4）综合考虑，采取各种措施扩展测频范围。参考文献1 潘松, 黄继业. EDA 技术实用教程.第 3 版. 北京: 科学出版社, 20062 李国丽. EDA 与数字系统设计. 北京: 机械工

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