毕业设计（论文）-一种高精度、低功耗采样保持电路的设计(34页).doc

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1、-毕业设计（论文）-一种高精度、低功耗采样保持电路的设计-第 29 页目 录1 引言12 采样保持电路基本理论分析及主要设计考虑32.1基本采样保持电路的分析32.2采样保持电路的性能指标32.3 采样保持电路结构分析及选择42.3.1 采样保持的基本结构42.3.3 电荷重分配式采样保持电路52.3.4 电容翻转式采样保持电路63 采样保持电路的设计与实现93.1 采样保持电路的整体结构93.2 采样保持运算放大器的设计113.2.1 运算放大器的性能参数113.2.2 几种运放的结构比较123.2.3 采样保持放大器的设计与仿真133.2.4 偏置电路的设计163.3 开关电容的选取173

2、.4 采样开关的设计183.4.1 MOS开关简介193.4.2 MOS开关非理想因素的分析193.4.3 栅压自举开关193.4.4 时钟产生电路的设计213.5 采样保持电路总体仿真244 采样保持模块版图实现264.1 版图设计基本原则264.2 采样保持电路版图实现264.2.1 整体设计布局264.2.2 元器件版图设计274.2.3 各个模块的版图设计294.2.4 整体版图设计305总结33谢辞34参考文献35附录1361 引言近几年微电子技术发展十分迅速，数字信号技术已经十分广泛，在生产生活中变得越来越重要，很多模拟电路在数字领域也变得能够实现1。模数转换器（ADC）是数字信号

3、和模拟信号的接口，已近成为各种数字系统中必不可少的一个模块，它对整个数字系统有着十分巨大的作用。模数转换电路的发展趋势是高分辨率、高转换速率、低功耗方向发展；采样保持电路，它与模数转换器有着相同的发展方向。低电压、高速、高精度的采样保持电路一直是一个设计难点，也是一个研究热点。研究主要从采样模式和保持模式两方面进行，采样模式包括栅压自举开关电路，MOS管电荷注入效应，时钟馈通效应，开关导通电阻的非线性和噪声；保持模式主要对运放的建立过程的研究。本设计讨论的就是模数转换器的一个最前端的模块采样保持电路。采样保持电路（sample hold devices)简称S/H，它是用在模拟/数字转换系统中

4、的一种电路2。作用是采集模拟输入电压在某一时刻的瞬时值，并在模数转换器进行转换期间保持输出电压不变，以供模数转换。模数转换需要一定时间，在转换过程中，如果送给ADC的模拟量发生变化，则不能保证精度。采样保持电路有两种工作状态：采样状态和保持状态。采样状态：控制开关K闭合，输出跟随输入变化。保持状态：控制开关K断开，由保持电容Ch维持该电路的输出不变。采样保持电路在流水线ADC电路中有重要应用，本文设计的就是流水线模数转换器中的采样保持电路。流水线结构是通过将高精度的模数转换分为多级低精度的模数转换，每级可以流水工作，互不影响，这样可以同时获得高速和高分辨率，在流水线ADC电路的设计中，由于整个

5、转换器的动态范围不可能超越其前端采样保持电路，所以采样保持电路的性能将直接影响整个流水线ADC电路3。因此，流水线型模数转换器在高速高分辨率场合得到了最广泛的应用。本课题结合现有条件,在0.13um CMOS工艺条件下，设计了适用流水线的模数转换器的采样保持电路。本文探讨位于整个模数转换器最前端的采样保持电路的研究和设计。采样保持电路位于整个A/D转换最前端，其性能高低决定了整个流水线ADC的精度与速度4。采样保持电路的增益、输入输出范围和噪声都直接影响到后面各个子ADC的工作；特别是噪声会被后级电路放大，这是流水线ADC研究的一个重点，对于高性能采样保持电路，主要是研究其速度和精度，速度主要

6、与采样保持电路的结构、运算放大器的增益带宽积以及采样保持电路保持相位时的闭环相位裕度等有关。精度主要取决于采样开关的非线性、采样开关断开时的沟道电荷注入、运算放大器的直流增益、开关噪声以及运算放大器热噪声等。本论文分为五章，其中：第一章，提出研究的课题,介绍了课题研究的背景和意义，说明了采样保持电路的重要性。第二章，介绍了基本理论知识，重点分析了采样保持电路的性能指标和结构选择。第三章，详细具体介绍采样保持电路的设计与实现，首先给出采样保持电路的总体图，然后对电路各个模块分别进行电路得搭建，最后用Tanner进行仿真。第四章，采样保持电路版图的设计。第五章，总结与展望。2 采样保持电路基本理论

7、分析及主要设计考虑2.1基本采样保持电路的分析采样保持电路是对连续变化的模拟信号进行采样，利用电容的电荷不突变的作用，在输出端保持电压不变，再将模拟信号进行量化和编码，变成数字信号。所以必须在保持一定的时间，保证能够完成量化编码。根据采样的时间间隔可以确定采样的频率。采样保持电路有两个模式：采样模式和保持模式5。在采样模式下，输出随着输入的变化而变化，也就是说输出跟随输入。在保持模式下，电路的输出的结果是采样结束时刻的数值。图2-1是采样保持电路的基本原理图。Vin是输入信号，采样开关是一个简单的MOS管。CLK是控制信号，它控制采样电路工作模式的；Vout为输出信号。采样相时，CLK为高电平

8、MOS管Q导通，输入信号对保持电容充电，输出随输入的变化而变化；保持相时，CLK为低电平，Q截止，CH将保持采样结束时刻的电压值Vin采样结束。图2-1 基本采样保持电路begin if(clkevent and clk=1)then 模块方框图2.2采样保持电路的性能指标采样信号的范围（FS）是输入信号的峰峰值VP-P。信噪比（SNR）是指输出信号均方根值与总的噪声均方根值的比值。通常用它的分贝形式（dB）来表示： （2-1）量化噪声是模数转换器主要的噪声来源，所以信噪比取决于转换器的精度6。根据量化噪声功率为V2LSB/12可一计算，在输入正弦信号带宽是所选取采样频率的一半为的情况下，该有

9、限分辨率的理想量化ADC近似具有信噪比SNR(dB)=6.02N+1.76。信号噪声及失真比（SNDR）是Signal-to-Noise-and-Distortion Ratio的简写又称为信纳比,是指输出信号均方根值与总噪声及谐波均方根植的比值。 （2-2）分辨率（resolution）指电路所能分辨的最小量化信号的能力。当一个采样保持电路被用在模数转换器的前端时就产生分辨率这个量。数字分辨率是指采样保持电路处于保持相时，信号建立到误差容许的范围内所达到的位数。模拟分辨率是指所能分辨的模拟输入量的最小增量，指1LSB所代表的模拟量7。2.3 采样保持电路结构分析及选择2.3.1 采样保持的基

10、本结构一个开关和一个采样电容就构成了一个简单的采样电路。采样模式下，开关闭合，电容上的电压跟随输入信号的变化而变化。保持模式下，开关打开，输入信号的瞬时值被采样到电容上。输入端的缓冲器A1用来提高输入信号驱动能力，输出端需要增加一个缓冲器A2来提高驱动负载能力。完整的采样保持电路如图2-2所示。开环采样保持电路的主要优点是速度快，但是由于失真的原因，精度十分低。失真的主要是由于两个原因：其一是缓冲器的增益非线性，二是与输入信号相关的沟道电荷注入等效应导致的失真。图2-2 开环采样保持电路 一个简单的闭环的采样保持电路如图2-3所示。在采样模式下，输出跟随输入。在保持模式下，开关处于断开的状态，

11、整体的反馈环也会被断开，电容CH上采样到此刻的输入电压，而且电容CH一直利用第二个运算放大器构成反馈环。采用负反馈是改善非线性最常用的方法。闭环结构的采样保持电路主要的优点是精度高，但是因为整个反馈环路中包含两个运放，导致电路工作不稳定，需要进行补偿，从而就降低了电路的速度。图2-3 基本的闭环采样保持电路 在开关电容电路中，应用最广泛的结构是闭环结构。在做流水线型模数转换器的设计时，一般情况下都采用闭环的开关电容电路。2.3.3 电荷重分配式采样保持电路在采样保持电路中，常用的两种闭环结构是电荷重分配式和电容翻转式6。电荷重分配式结构如图2-4所示。电路中一共使用4个电容。在采样相时，两个采

12、样电容采样到差分输入信号，然后在保持相时采样电容的下极板连在一起，所以只有差模电荷被转移到反馈电容（Cf）上。如果取两个共模电平Vcm1和Vcm2都为Vcm，同时假设运放的增益十分理想，输入端没有失调，则根据采样和保持相位的电荷守恒关系，若保持相时，Vx表示采样电容的左极板电压，Vota表示右极板电压，则： （2-3） （2-4）由上面的两个式子，可得 （2-5）如果得到Cf=Cin，那么说明完成了差模采样。因为Cin采样保持前后，两端电压悬空，由电荷守恒定律可知。 （2-6）化简计算可得 （2-7）由上述分析可知，如果知道Cin=Cf而且，输入共模电平Vcm1与输出共模反馈电路的共模电平Vc

13、m2一致，那么在采样相和保持相时，OTA输入端的共模点就应该不会发生变化。图2-4 电荷分配式采样保持电路2.3.4 电容翻转式采样保持电路电容翻转式采样保持电路如图2-5所示。整个电路结构中只需要两个电容，比电荷分配式结构少了一半，在采样相，输入电容采样到差分输入信号。但是在保持相时，输入电容会发生翻转，将它们的下极板与放大器的输出端连接到一起，此时采样到的共模和差模电荷就会同时发生转移。在现在的高速高精度流水线ADC的设计中，电容翻转式采样保持电路还是要比电荷重分配式采样保持电路应用广泛。原因在于翻转式采样保持电路的反馈系数大（1），应用的电容个数少，该结构的采样保持电路具有尺寸小、噪声低

14、的优点。图2-5 电容翻转式采样保持电路由于在采样相和保持相，遵循电荷守恒定律，可得下式： （2-8） （2-9）式（2-8减去式（2-9），得 （2-10）这种电路结构没有保留共模结构，所以也是一种差模信号采样，可得 （2-11）由于共模反馈电路的作用运放输入端的直流电位变化为： （2-12）其中为输入共模，为输出共模。在采样相和保持相使用的两个电容都是Cin，所以从采样相到保持相时，共模和差模的电荷同时发生了转移。共模负反馈电路的作用使运放输出共模点不会发生变化，输入端的共模点会发生改变，这需要OTA的输入共模电位范围相对较大。两种采样保持电路结构有各自的缺陷和优点，需要考虑应用的环境和所

15、要求的性能指标综合考虑，选择合适的电路结构。在适应应用环境的灵活性上，电荷重分配式采样保持电路有明显优势8。因为它在保持相时仅传递差模部分到输出，可以各自选取不同的共模电平给输入和输出信号。电容翻转式采样保持电路的优点是其反馈系数大。反馈系数大的带来的好处就是电路的功耗和噪声小。尽管如此，在功耗和噪声上的优势还是十分小的。这是因为在实际电路中，寄生电容大大降低了反馈系数的值；电容翻转式增加了运放的设计难度，这会带来更多的麻烦。综合以上的分析，本设计采用了电荷重分配式采样保持电路，既使模数转换系系统能较好地应用于单端输入和多共模电平的差分输入的情况。电荷重分配式和电容翻转式采样保持电路的具体比较

16、见表2-1所示。表2-1电荷重分配式和电容翻转式采样保持电路编号电荷重分配式电容翻转式增益 反馈系数3 采样保持电路的设计与实现3.1 采样保持电路的整体设计整体设计方案时钟电路自举开关电路运算放大器电路开关电容 图3-1 采样保持电路结构框图1. 时钟电路时钟控制整个自举开关的工作状态。时钟为低电平时，自举开关处于关断状态；时钟为高电平时，自举开关处于导通状态。2. 自举开关电路能很好地解决导通电阻非线性的问题，其基本原理是使开关的栅极电压跟随源极电压的变化，这样MOS管的导通电阻就为一恒定值，与输入信号无关。3. 开关电容采样电容采样到输入信号的瞬时值，并保持一段时间，直到保持相将电压输出

17、。4. 运算放大器电路运算放大器电路将差分输入信号放大后输出，决定采样保持电路的速度和精度。本设计采用的是电荷重分配式采样保持电路结构。整体的采样保持电路具体结构如图3-2所示，它由全差分跨导运算放大器、栅压自举开关、MOS开关、采样电容、反馈电容和时钟控制电路组成。sw1和sw2是采样开关，精度要求高，所以sw1和sw2采用的是栅压自举开关，目的是为了提高采样的精度，抑制采样开关的非线性。后面的开关sw3sw9采用的只是普通的NMOS开关管。sw3sw9开关的栅极电压是输入的两相不交叠时钟经过电压自举后形成的，分别为clk1f、clk1和clk2，它们的时序关系如图3-3所示。电路中的Cs是

18、采样电容，Cf是反馈电容，OTA是运算放大器。 图3-2 实际采用的采样保持电路采样保持电路的工作原理如下：在采样相时，clk1和clk1f为高电平，clk2为低电平，sw1和sw2两个自举开关在clk1s为低电平时，恰好处于采样输出状态。此时开关sw4、sw5和sw6的导通，使运放的输入端短接到输入共模电压。开关sw8导通，运放的输出通过sw8的导通短接在一起，并输出共模输出电压。此时，输入差分信号Vin和Vip通过开关sw1和sw2对采样电容Cs的下极板即左极板充电，反馈电容的下极板即右极板连接运放的输出端。保持相时，clk2和clk1s为高电平，clk1和clk1f为低电平，sw3导通，

19、其余开关均关断，OTA工作在闭环反馈状态，输出采样信号。clk1、clk2和clk1f的时序图如图3-3。 图3-3 开关时序图电荷重分配式采样保持电路在采样相和保持相电路的工作原理图，如图3-4所示。 图3-4 实际采用的采样保持电路图3-4所示的采样保持电路结合了全差分结构和下极板采样技术的优点。电路分别采用一对电容Cs作为采样电容，一对电容Cf为反馈电容。当采样相时，采样电容下极板连接到差分输入信号上，同时OTA输入连接理想输入共模电压Vicm，反馈电容下极板连接到理想输出共模电压Vocm；保持相时,反馈电容下极板连接到放大器输出，而两个采样电容的下极板短接，采样电容上的差分电荷完全转移

20、到反馈电容上，开关电容的输出电压可表示为： （3-1）取Cs=Cf，输出等于输入，这就是电荷重分配采样保持电路的工作过程。3.2 采样保持运算放大器的设计在设计采样保持运算放大器时，首先要考虑的是选择一种合适的电路结构，选择电路结构的依据是电路应用在什么场合和性能指标的的要求。本设计中设计的运放应用于高精度、低功耗的采样保持电路中，环路增益、单位增益带宽、相位裕度、输入输出摆幅等性能指标都是要重点考虑的因素。为了能获得较大的输出摆幅和可消除偶数阶谐波，本设计中决定采用全差全差分结构的运算放大器。但是全差分结构运算跨导放大器的设计难度要比一般的运算放大器要大得多，因为需要加入稳定输出共模电平的共

21、模负反馈电路，这会限制运算放大器的速度。3.2.1 运算放大器的性能参数在设计运放之前，先简单讨论一下运放的基本性能参数。 1.增益 运放的开环增益决定了使用运放的反馈系统的精度，通常的增益范围在100dB左右。如果综合考虑输出电压摆幅这一类参数，必须知道的指标是最小电压增益。高的开环增益抑制系统非线性有着非常重要的作用。 2.带宽一般把运放的单位增益带宽作为衡量小信号带宽（GBW）的指标9。由放大器的单位增益带宽可以计算反馈系统的-3dB带宽。-3dB带宽对系统的建立速度有限制作用。所以可从速度或动态误差的指标求出带宽参数。3.输出摆幅开关电容系统的输入信号是较大范围的信号值，所以要求放大器

22、有大的电压摆幅。利用全差分运放的办法，可以增加系统的输出摆幅。需要整体的优化考虑系统的性能指标，因为偏置电流和输出摆幅、速度等性能是互相影响的。 3.2.2 几种运放的结构比较 两级放大器、折叠式共源共栅运算放大器、套筒式共源共栅放大器是目前被应用最广泛的运算放大器结构。为了更好地设计适合于我所研究的采样保持电路，我要简单的分析和对比几种运算放大器的结构。在比较他们之间的优缺点过程中，增益、速度、输入输出摆幅、噪声和功耗是重点考虑的因素。两级放大器最主要的的优点是可以在保证高增益的基础上，确保较大的输出摆幅。其中一个缺点是需要通过补偿来稳定电路来解决不稳定的问题，但这会大大增加设计难度，并且会

23、降低了系统的速度；还有另外一个缺点是电源抑制比低。折叠式共源共栅放大器相对于两级放大器的优势是适用的环境是更高速的环境。它的主极点为输出极点，次主极点与负载电容或补偿电容等较大电容无关，只由寄生电容决定，因此这也是单级放大器的主要优势。但是折叠式共源共栅放大器有较多的电流支路，会产生较大的功耗。套筒式共源共栅主极点也为输出极点，次主极点处的寄生电容相对于折叠式结构更小，因此具有更高的次主极点频率，电流支路10。电路支路相对于折叠式也较少，因而功耗更低，同时具有最低的噪声，其噪声主要由输入对管和负载管提供。共模范围窄和输出摆幅较小都是它的劣势。各种结构的运放性能比较如表3-1。表3-1各种结构的

24、运放性能比较增益输出摆幅速度噪声功耗套筒式共源共栅折叠式共源共栅两级中等中等高中等较高较高高高低低中等低低低高本设计中采用的是电荷重分配式采样保持电路结构。噪声、功耗、速度、输出摆幅是要考虑的因素。为了解决套筒式结构中信号的输入范围和输出信号范围限制的缺陷，本设计采用了一种折叠式共源共栅的电路结构。另外两级运放结构的输出摆幅大。所以本设计采用两级运放结构。第一级为折叠共栅结构，第二级为共源级结构。3.2.3 采样保持放大器的设计与仿真运放设计的好坏直接影响着整个模数转换器的精度和速度。为了达到一定的要求，在设计过程中要综合考虑很多因素，尤其是本设计的ADC要求实现低功耗，高精度和高速度的前提下

25、，所以电路结构的选择对电路的好坏起了至关重要的作用。根据模数转换器（ADC）指标的要求确定该运算放大器的指标，然后再确定具体的电路。1. 直流增益Av采样保持电路分解为采样和保持两种工作状态。设运算放大器的流增益为Av，由电荷守恒定理知： （3-3）是反馈系数。通过计算可得，由公式（3-3）可得，Vout与Vin相差1/Av。对于B bit的模数转换器，误差值1/Av要小于Fs/2B+1。所以直流增益满足条件： （3-4） 对于10bit的模数转换器。反馈系数为0.5，直流增益为88.5dB。所以留一定的余量，取Av=90dB.2. 单位增益带宽单位增益带宽是与运算放大器的速率息息相关的。当系

26、统工作在保持相时，输入小信号电压Vin的阶跃电压，输出的的阶跃响应为： （3-5）P1是极点，所以建立时间产生的误差为： （3-6）对于ADC系统，误差Verror必须小于LSB/2。所以可得： （3-7）计算可得 （3-8）得出闭环的带宽为BW=75MHz。开环单位增益带宽为BW/，即为2BW=150MHz。3. 相位裕度通过研究时域闭环系统响应可以更好的理解适当的相位裕度对于系统稳定度的重要性。相位裕度越大，系统可以快速稳定，但是对于过大的相位裕度，信号建立减慢了。相位裕量至少要45，60的相位裕量对于闭环系统信号的建立速度最快，而且也不会出现过多的振铃。本设计采用两级运放结构，第一级为折

27、叠式共源共栅结构，以提供较高增益；第二级为共源级结构。具体电路结构如图 3-5所示。 图3-5 运算放大电路电路中M1、M2为两个PMOS差分对输入管，采用PMOS管作为输入管是由于PMOS管具有很高的的输入阻抗，两个PMOS管的漏极分别连接与M3、M4的源级相连，M1、M2与M3、M4共同构成了折叠式的差分输入电路模块；M5和M6两个NMOS管一起构成了运放电路的两条支路偏置电流源；M7、M8、M9、M10共同构成了主电路的部分，M0是尾电流源，采用了一个PMOS管，产生的电流流入M1、M2的源级，输入信号加入输入级后就会正常工作。Vbias1、Vbias2、Vbias3是偏置电压，其作用是

28、保证各个管子导通之后产生相应的漏极电流，因为只有合适的漏极电流各个管子才会正常工作，并且产生相应的输出。Vbias1、Vbias2、Vbias3是由偏置电路提供。主电路的设计采用的是两级级联的结构。第一级差分放大电路是采用两个PMOS管作为差分输入管的折叠式共源共栅结构，PMOS管的使用可以大大提高运放的增益，与普通全差分结构和套筒式结构相比，折叠式共源共栅结构的使用能够使设计得到一个比较合理的设计效果。在提高集成运放电路增益的同时，电路设计还需要考虑噪声对电路性能的影响，采用对称式的管子结构可以将电路的输出噪声影响降低到最小。折叠式结构功耗也相对较大，与其良好的输出摆幅相比还是可以接受的。第

29、二级采用共源级结构，这样就会有较低的输出阻抗同时还需要考虑输出摆幅的影响两级结构的一个好处是可以将运放的单位增益带宽和相位裕度基本上可以由两级分别实现，降低了设计难度，还需要说明的一点是，折叠结构还可以进一步的保证电路的匹配，使得失调进一步的减小。(1)增益的计算运放的增益表达式为： （3-8）式中的Au为增益，Gm为M1、M2的等效跨导，Rout为输出阻抗。可以计算输出电阻Rout的值为： （3-9）第一级运放的增益Av1为： （3-10）由此表达式可以看出来，这种结构能够实现较高的增益。第二级运放的增益Av2为： （3-11）其中，Gm表示晶体管M11的跨导，Rout是晶体管M11和晶体管

30、M12的输出阻抗的并联值。(2)输出摆幅的计算先计算单边输出，其输出最大电压为 （3-12）输出最小电压为 （3-13）所以差分输出摆幅为： （3-14）在设计时Vdsat-M11=Vdsat-M12=0.4V，那么可以得到输出摆幅为1V，可见带电流源负载的共源级输出能够提供较大的摆幅，还能提供适当的增益。首先调整每个MOS管的栅端偏置电压，使运放工作在正常的直流工作点，然后对运放进行交流分析。在保持相时，运放工作在环模式，且闭环反馈系数为1/2，影响负反馈系统稳定的是环路增益A(s)的频率特性。下面对整个运放进行仿真，负载电容为4.5pF，对环路增益A(s)进行分析，其输出幅频特性和相频特性

31、如图3-6所示。 图3-6 整体放大器电路的频率特性由图中幅频特性可知主运放的环路直流增益为A =93.4dB，环路增益带宽为 95MHz，相位裕度为 50，满足设计指标。环路直流增益大于90dB,与理论计算值相当，但是单位增益带宽95MHz有点小，单位增益带宽是与运算放大器的速率息息相关的，这会导致运算放大器的速率较小，进而使整个采样保持电路的速率偏低，误差较大。3.2.4 偏置电路的设计本设计应用了共源共栅结构的偏置电路，如图3-7所示。在偏置电路中，Vbias3为M0提供偏置电流，Vbias1为M3、M4提供偏置电压，Vbias1为M5、M6、M12提供偏置电压。M16管的漏极与偏置电流

32、源Iref相连，M16管与M13管构成镜像电流源的结构，基准电流Iref通过镜像结构把Iref按M16管宽长比的比例镜像到M13管，在M13管的漏极产生一个与基准电流成比例的电流。M16管和M13管的栅极与偏置电流源Iref相连，从而产生了偏置电压Vbias3；M14管的栅极与电阻R2上端相连一起构成输出偏置电压Vbias1，电流流过R2下端与M15管栅极相连一起构成输出偏置电压Vbias2。图3-7偏置电路对偏置电路进行瞬态仿真，得到波形如图3-8。图3-8偏置电路的仿真波形有仿真结果可知，偏置电压Vbias1为1.52V,偏置电压Vbias2为0.72V,偏置电压Vbias3为1.26V。

33、Vbias3为M0提供偏置电流，所以M0的栅极电压Vg为1.26V，M0是PMOS管，源极电压为Vs=1.8V，过驱动电压Vds。 （3-15） 由0.13um工艺模型知，Vth=-0.7V，由式3-15计算可知Vds=0.16V,M0正常工作。3.3 开关电容的选取热噪声直接限制开关电容中的电容取值。电容值越大，热噪声相对较小。但是大电容会消耗芯片面积和能量。所以，根据设计参数的需求，恰当的选取电容值是很必要的。采样相时，电容Cs和电容Cf上得到的热噪声能量分别为： （3-16） （3-17）在保持相时，采样相时得到的噪声能量叠加到输出，外加放大器本身也贡献热噪声（和负载电容相关），因此体现

34、在输出上的总热噪声能量为： (3-18) 式（3-18）中的前两项为开关电容反馈网络所贡献的热噪声能量，后一项为放大器贡献的热噪声能量，其中Cleff为开关电容的有效负载电容，为反馈数，表达式分别为（3-18）和（3-19）所示： （3-19） （3-20）其中Cf为放大器的噪声系数。Cl为采样保持电路的输出，Cp为放大器的输入寄生电容。一个 B bit的ADC量化噪声为： （3-21） 因为假设余下每级MDAC和本级采样保持器的噪声各贡献一半，所以有： （3-22） 结合式（3-18）到（3-22）得到开关电容的值为： （3-23） （3-23）式中各系数均选取比较保守的数值，可以得到开关电

35、容的最小值为 4.5pF。最后设计中采样保持电路采用的Cs 和Cf 优化结果为 5pF。 3.4 采样开关的设计采样保持电路功能的实现，采样开关和电容是采样保持电路的非常重要的组成部分，所以采样开关对整个电路的采样精度和速率起到了非常重要的作用。采样开关的性能高低与否会直接影响ADC的速率和精度，这就要求我们设计高精度的采样开关。 3.4.1 MOS开关简介可以用简单的晶体管作为一个开关11。这是因为：（a）当通过晶体管的电流为零时，晶体管依然是可以导通的；（b）晶体管源极和漏极电压与栅极电压没有直接的关系。用晶体管做开关有两点特性：首先，MOS开关的源极和漏极是可以互换的，可以双向传输传输电

36、流；其次，当clk为高电平时，输出可以跟随输入的变化。当clk为低电平时，采样电容采样到输入信号的瞬时电压值。 3.4.2 MOS开关非理想因素的分析当然MOS开关的非理想因素也是十分明显的，也是较多的，例如MOS导通电阻的非线性；沟道电荷注入效应等。输出电阻是非线性电阻，它是与一个与输入信号相关的，这种非线性电阻将在输出信号中带来谐波失真。如图3-9所示，可以看到NMOS和PMOS的导通电阻与输入信号的关系。 图3-9 MOS导通电阻3.4.3 栅压自举开关 栅压自举开关很好地解决导通电阻非线性的问题，本文设计了栅压自举开关，其基本原理是使开关的栅极电压跟随源极电压的变化，MOS管的导通电阻

37、是与输入信号无关的一个恒定值。 图3-10利用栅压自举技术的NMOS晶体管如图3-10所示栅压自举开关的基本原理，电压高于其源极电压一个固定值Vx，所以就可以保证栅极与源极压降VGS为恒定值。栅压自举开关能降低MOS开关导通电阻的非线性，可以提高输入开关的线性度，减小失真9。在具体的应用电路中这种电路一般用在整个采样电路的最前端。图3-11所示的电路图是本设计中采用的结构。图3-11 栅压自举开关clk1s是控制时钟。clk1s控制自举开关的导通与关断。在保持相时,clk1s为高电平，MOS管M7导通；M8栅极经过inv放电，使其与地相连。同时，M3和M4导通，VDD给电容C3充电。在采样相时

38、，clk1s为低电平，M4截止，电容C3上的电荷保持不变，此时M5导通，存储在C3上的电压被加到M8的栅极，M6和M8导通，M6使得M8的栅电压跟随源电压Vin，保持栅源电压差为VDD，而与输入信号Vin无关，达到了栅压自举的效果。M1、M2、C1和C2组成时钟倍乘电路，它确保C1和C2的初始状态，增加了电路的速度。这一部分的主要功能是保证在_clk1s为高电平时，M3能够导通，对电容C3充电。设计时需要注意一点，为了让C3充电的速度足够快，M3的宽长比需要较大的值，本设计中M3的宽长比是M1和M2的4倍。图3-12给出了自举采样开关的输入输出波形图。图3-12 栅压自举开关入输出波形图从图中

39、可以看出，采样相时，输出Vout跟随输入电压Vin变化；保持相时，采样开关关断，输出电压基本为零。这就表明栅极与源极压降VGS为恒定值，很好的解决采样开关的非线性。3.4.4 时钟产生电路的设计整个采样保持电路的正常工作都是在两相非交叠时钟下完成的。为了让运算放大器能很好的建立信号，需要时钟产生电路生成两相非交叠时钟。本设计采用了下极板采样技术来消除电荷注入效应，这就需要比clk1提前一相关断的时钟clk1f来控制连接在上极板上的开关。采样保持内部的时钟产生电路的输入为两相不交叠时钟clk1_org和clk2_org，这两相时钟由占空比稳定电路输出，这两相时钟经过内部时钟产生电路后输出三相时钟

40、clk1f、clk1和clk2。clk1f的下降沿超前clk1的下降沿一定时间，clk1和clk2为反相非交叠时钟，clk1和clk1f控制采样相，clk2控制保持相。图3.13为时钟clk1产生电路。 图3-13 时钟CLK1产生电路电路工作原理如下：电路中除了M4为PMOS管，其余MOS管均为N型。M1、M2、C1和C2组成时钟倍乘电路。当clk1_org为高电平时，A点也为高电平，对电容C1充电，使得M2导通，电源电压对C2充电，最后使得M1和M3也导通对电容C3充电。但是此时M4截止，A点高电平经过反相器inv4后变为低电平，M5管导通，此时clk1输出低电平。为了使充电速度加快，M3的宽长比较大，是M1和M2宽长比的两倍。图3-14和图3-15分别为时钟clk1f和clk2产生电路。工作原理同clk1时钟产生电路，不再重复。 图3-14 时钟CLKf产生电路 图3-15 时钟CLK2产生电路图3-16为采样保持内部时钟产生电路的输入时钟clk1_org和clk2_org时序关系图，从图中可以看出这是两相非交叠