数据域测量技术课件.ppt

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1、数据域测量技术第1页，此课件共45页哦 当今信息社会，数字集成电路和计算机技术日益普及和发展，系统越来越庞大和复杂，为确保数字电路和系统的性能和可靠性，前面讨论的时域、频域及调制域的测量，对于复杂的数字电路和集成电路，前述测量方法无法达到测量目的，所以就要求对数字电路和系统中的数据信息进行测量，这种测试技术统称为数据域测试技术。本章主要讲述数据域的基本概念、数据域测试系统和测量仪器、重点掌握逻辑分析仪的原理、使用及数据域测试技术的具体应用。第2页，此课件共45页哦 911数据域测试的基本概念1、数据信息数据流 首先要明确所测数字信号的种类：信息：只有两种逻辑状态的二进制符号（1/0或高低电平）

2、。数据字：多位二进制信息组合构成的一个数据。数据流：大量数据字有序的集合。数据信息除了用离散的时间作为自变量外，还可以用事件序列作为自变量。在数据域分析中，通常关注的不是每条信号线上的电压的确切数值，而只需要知道处于低电平还是高电平以及各信号互相配合在整体上表示什么意义。通常认为数据域分析是研究数据流、数据格式、设备结构和用状态空间概念表征的数字系统的特征。9.1 概 述第3页，此课件共45页哦 2、数字系统的特点：数字信号通常按时序传递。信号几乎都是多位传输的。信息的传输方式多种多样。数字信号的速度变化范围很宽。信号往往是单次的或非周期性的。数字系统故障判别与模拟系统不同。3数据域测试特点

3、，数字系统的响应与激励之间不是简单的线性关系。，随着数字集成电路集成度增长，常常不得不依靠少数外部测试点上所得到的有限测试结果去推断电路内部所发生的复杂过程。第4页，此课件共45页哦 ，在微机化数字系统中，除了由于硬件故障引起外部信息错乱外，还可能由于软件问题而导致异常输出。，在一个数字系统的某一点上所发生的事件，往往经过若干个内部工作循环以后，才会在另一点或输出端有所表现，甚至可能毫无表现。，由于数字信息几乎都是多位传输的，且数据流往往很长，许多信号仅发生一次，而其中可能只有一位，甚至只在某一瞬时出错，造成故障和出错不易辨认和捕获。第5页，此课件共45页哦9.1.2 数据域测试的任务与故障类

4、型 1、数据域测试的任务及相关术语：1）对数字电路或系统的故障诊断：一是故障侦查或称故障检测，判断被测系统或电路中是否存在故障。二是故障定位，查明故障原因，性质和产生的位置。缺陷：是指物质上的不完善性。故障：缺陷引起电路异常操作称为故障，故障是缺陷的逻辑表现。物理故障：被测件因构造特性的改变而产生一个缺陷，称为物理故障。第6页，此课件共45页哦 失效：由于焊点开路，接线开路或短路等缺陷导致系统或电路产生错误的运作，称为失效。缺陷和故障两者之间不是一一对应的，有时一个缺陷可等效于多个故障。出错或错误：因故障而导致电路输出不正常，称出错或错误。电路中的故障或错误不一定立即引起错误，如电路中某引线发

5、生固定为1的故障，而该引线的正确逻辑也为1，则电路虽发生故障，却未表现错误。第7页，此课件共45页哦 2）对数字电路和或系统的性能测试 分两类:一类是参数测试:对表征被测器件性能的静态（直流）、动态（交流）参数的测试；二类是功能测试:对表征被子测器件性能的逻辑功能的测试。对被测电路或系统的测试频率维持在被测系统或电路的功能性操作频率水平，这种测试称为“真速测试”(At Speed Testing)。第8页，此课件共45页哦 可由测试器直接驱动的输入称为主输入(Primary Input)，可以由测试器直接检测的输出称为主输出(Primary Output)。如果在被测对象的主输入处同时施加一组

6、数据侦查或诊断出了故障，则称这组数据是故障的测试图形（Test Pattern）或测试矢量（Test Vector），或简称为一个测试。借助一定算法或工具，获得电路测试矢量的过程叫做测试生成。常将一个测试所侦查的故障数与电路总故障数之比定为故障覆盖率。第9页，此课件共45页哦 2、故障模型 为了便于研究故障，须对故障进行分类，归纳出典型的故障，这个过程叫做故障的模型化。模型化故障是代表一类对电路或系统有类似影响的典型故障。（1）固定型故障 固定型故障(Stuck Faults)模型主要反映电路或系统中某一信号线的不可控性，即在系统运行过程中总是固定在某一逻辑值上。如果该线（或该点）固定在逻辑高

7、电平上，则称之为固定1故障(stuck-at-1)，简记为s-a-1；如果该线固定在逻辑低电平上，则称之为固定0故障(stuck-at-0)，简记为s-a-0。第10页，此课件共45页哦（2）延迟故障 所谓延迟故障，这就是指因电路延迟超过允许值而引起的故障。时延测试需要验证电路中任何通路的传输延迟，均不能超过系统时钟周期。（3）桥接故障 桥接故障可以表达两根或多根信号线之间的短接故障，这是一种MOS工艺中常出现的缺陷。按桥接故障发生的物理位置分为两大类，一类是元件输入端间的桥接故障，另一类是元件输入端和输出端之间的桥接故障，后者常称为反馈式桥接故障。第11页，此课件共45页哦（4）暂态故障 暂

8、态故障(temporary faults)是相对固定型故障而言。它有两种类型，即瞬态故障(Transient Fault)和间歇性故障(Intermittent Faults)。瞬态故障往往是由电源干扰和粒子的辐射等原因造成的，这一类故障无法人为地复现。但一般说来，这一类故障不属于故障诊断的范畴，但在研究系统的可靠性时应予充分考虑。间歇性故障是可复现的非固定型故障。产生这类故障的原因有：元件参数的变化，接插件的不可靠，焊点的虚焊和松动以及温度、湿度和机械振动等其它环境原因等。第12页，此课件共45页哦 3、被测对象与测试方法 对数字系统进行测试的基本做法是：从输入端加激励信号，观察由此产生的输

9、出响应，并与预期的正确结果进行比较，一致则表示系统正常；不一致表示系统有故障。数据域测试按被测对象不同可分为：组合电路测试，通常有敏化通路法、D算法、布尔差分法等；时序电路测试，通常采用迭接阵列、测试序列（同步、引导和区分序列）等方法；数字系统测试，如大规模集成电路，常用随机测试技术穷举测试技术等。以上不展开具体讨论，同学们可查阅相关书籍。第13页，此课件共45页哦 9.1.3数据域测试系统与仪器 1、系统组成（组成框图见教材P356）一个被测的数字系统可以用它的输入和输出特性及时序关系描述，它的输入特性可用数字信号源产生的多通道时序信号激励，而它的输出特性可用逻辑分析仪测试，获得对应通道的时

10、序响应，从而得到被测数字系统的特性。依测试的内容不同，可采用不同的测试方法和测试设备。如果需要测试被测系统信号的时域参数，如数字信号（脉冲）的上升时间、下降时间及信号电平等，则可在被测系统的输出端接上一台数字存储示波器。这样既可以测试数字系统的时序特性，又可以测试时域参数。为了使用的方便，出现了逻辑示波器，它同时具有逻辑分析和数字存储示波器的功能。若要测试系统中是否存在故障（功能性测试），或对被测数字系统进行故障诊断，此时采用特征分析是一有效方法。第14页，此课件共45页哦 2、数据域测试仪器（介绍几种常用的）数据域测试的主要设备有：数字信号源、逻辑笔和逻辑夹、逻辑分析仪、特征分析仪、激励仪器

11、、微机及数字系统故障诊断仪、在线仿真仪、数据图形产生器、微型计算机开发系统、印制电路板测试系统等。1）逻辑笔：逻辑笔算不上仪器，但却是数字域检测中方便的工具，它像一支电工用的试电笔，能方便地探测数字电路中各点的逻辑状态，例如笔上红色指示灯亮为高电平，绿灯亮为低电平，红灯绿灯轮流闪烁表示该点是时钟信号。逻辑笔具有记忆功能，如测试点为高电平时，红灯亮，此时，即使将逻辑笔离开测试点，该灯仍继续亮，以便记录被测状态。当不需记录此状态时，可扳动逻辑笔的复位开关使其复位。第15页，此课件共45页哦 2）数字信号源（原理框图见P357）数字信号源又称为数字信号发生器，是数据域测试中的一种重要仪器，它可产生图

12、形宽度可编程的并行和串行数据图形，也可产生输出电平和数据速率可编程的任意波形，以及一个可由选通信号和时钟信号来控制的预先规定的数据流。目前数字信号源多采用模块式仪器结构，即由主机和多个模块组成。主机包括机箱、中央处理单元、电源、信号处理单元和入机接口。模块包含序列和数据产生部件及通道放大器。一台仪器由多个数据模块组成，而每个模块又具有多个数据通道。用户可根据实际需要的通道数目购买，若需增加还可扩充。第16页，此课件共45页哦 数字信号源具有一个由压控振荡器（VCO）控制的中央时钟发生器来作为内部标准时钟源，它通过可编程的二进制分频器产生低频数字信号，在高性能的数字信号源中，还使用锁相环来控制压

13、控振荡器，以获得稳定性和精确度高的时钟。许多数字信号源还提供一个外部时钟输入端，以便用被测系统的时钟来驱动。时钟分离电路可提供多个不同的时钟，分别送到各数据模块的时钟输入端。为减小抖动和降低噪声，可用同轴电缆或微带线来传输时钟信号，信号处理单元为各时钟同时提供一个启动/停止信号。该信号使数字信号源各模块的工作同步地启动或同步地停止。通常，简单的数字信号发生器就用时钟的开和关来启动和停止各数据通道。第17页，此课件共45页哦3）特征分析仪由于内测试的广泛使用，对每一测试激励下的响应逐一分析不仅是不必要的，有时甚至是难以实现的。因此，出现了特征分析技术，它是从被测电路的测试响应中提取出“特征”（S

14、ignature），通过对无故障特征和实际特征的比较进行故障的侦查和定位。但要通达事前的模拟建立好特征故障字典，才能用于故障诊断，这样就限制了它的使用范围。4）规约分析仪规约分析仪是常用的数字通信测试仪器。规约是描述没器件之间相互进行数据通信的规则和过程。规约分析仪可仔细地检查器件之间通信过程中所发生的一切事件，同是对其是否符合通信规约做出测试。规约分析仪不仅可用于监测，而且还能发送信息。第18页，此课件共45页哦 5）误码率测试仪 误码率测试仪更是常用的数字测试仪器，其原理与应用将在最后一节专门介绍。6）逻辑分析仪 若数字系统测试中关心的是多个信号之间的逻辑关系及时间关系，传统的通用测试设备

15、如示波器等由于受通道数较少等因数的限制，已无法满足数字系统的测试要求，逻辑分析仪有效地解决了复杂数字系统的检测和故障诊断。下面专门讨论。第19页，此课件共45页哦9.2 逻辑分析仪 要求：1.了解逻辑分析仪主要特点、类型及主要技术指标。2了解逻辑分析仪的基本结构和组成原理。3掌握逻辑分析仪的触发与跟踪方式，基本显示方式。4掌握逻辑分析仪在软硬件测试中的应用方法。921概述 随着数字系统复杂程度的增加，尤其是微处理器的高速发展，采用简单的逻辑电平设备测试已经不能满足测试要求了。逻辑分析仪对于数据有很强的选择能力和跟踪能力，能满足数字域测试的各种要求，成为数字系统进行逻辑分析的重要工具。第20页，

16、此课件共45页哦1逻辑分析仪的主要特点（1）以荧光屏显示的方式表示出数字系统的运行情况，便于观察。（2）有足够多的输入通道。可同时检查32、64路甚至更多路信号。（3）具有多种灵活的触发方式，确保对被观察数据流的准确定位。（4）具有记忆功能，可以观测单次及非周期性数据信息，并可诊断随机故障。（5）具有限定功能，可对数据进行挑选，删除无关数据。（6）具有多种显示方式。如可用字符、助记符、汇编语言显示程序；用二进制、八进制、十进制、ASC码等显示数据；用定时图显示信息之间的时序。（7）具有可靠的毛刺检测能力。第21页，此课件共45页哦2逻辑分析仪的分类 1）逻辑分析仪按其工作特点，可分为逻辑状态分

17、析仪和逻辑定时分析仪两大类。这两类分析仪的基本结构是相同的，二者的主要区别在于显示方式和定时方式不同。逻辑状态分析仪主要用于系统的软件测试。逻辑定时分析仪主要用于数字系统的硬件测试。2）按照结构特点分类：台式、便携式、卡式、外接式等。第22页，此课件共45页哦922逻辑分析仪的基本组成 逻辑分析仪主要包括数据捕获和数据显示两大部分。数据捕获部分：信号输入、采样、数据存储、触发产生和时钟电路等。数据显示部分：以适当方式（波形或字符列表等）将捕获的数据显示出来。第23页，此课件共45页哦第24页，此课件共45页哦923逻辑分析仪的触发方式数据观察窗口的定位是通过触发与跟踪来实现。触发触发：由一个事

18、件来控制数据获取，即选择观察窗口的位置。这个事件可以是数据流中出现一个数据字、数据字序列或其组合、某一个通道信号出现的某种状态、毛刺等。1 组合触发逻辑分析仪具有多通道信号组合触发（即“字识别”触发）功能。当输入数据与设定触发字一致时，产生触发脉冲。每一个输入通道都有一个触发字选择设置开关，每个开关有三种触发条件：1、0、x。1表示高电平，0表示低电平，X表示任意值。采集并显示数据的一次过程称为一次跟踪跟踪。最基本的触发跟踪方式有触发起始跟踪和触发终止跟踪，触发起始跟踪是当触发时才开始采集和存储数据直到存储器满，触发终止跟踪是启动即采集并存储数据，一旦触发即停止数据采集。第25页，此课件共45

19、页哦2 延迟触发延迟触发是在数据流中搜索到触发字时，并不立即跟踪，而是延迟一定数量的数据后才开始或停止存储数据，它可以改变触发字与数据窗口的相对位置。3 序列触发序列触发的触发条件是多个触发字的序列，它是当数据流中按顺序出现各个触发字时才触发。4 手动触发手动触发是一种人工强制触发。只要设置分析开始，即进行触发并显示数据。5限定触发限定触发是对设置的触发字再加限定条件的触发方式。第26页，此课件共45页哦924逻辑分析仪的数据捕获和存储1、输入探头：逻辑分析仪的探头将若干个探极集中起来，其触针细小，以便于探测高密度集成电路。各通道输入探头电路完全相同。探头一般设计为高速和高输入阻抗的有源探头。

20、输入的数据信号通过比较电路与阈值电平比较，若高于阈值值则输出为逻辑1，反之为逻辑0。2、数据捕获：从数据探头得到的信号，经电平转换延迟变为TTL电平之后，在采样时钟的作用下，经采样电路存入高速存储器，这种将被测信号进行采样并存入存储器的过程就称为数据的捕获。第27页，此课件共45页哦925逻辑分析仪的显示方式常见的显示方式有：波形、字符列表、图解及反汇编等。1波形显示。波形显示是定时分析最基本的显示方式，它将各通道采集的数据按通道以伪方波形式显示出来，每个通道的信号用一个波形显示，多个通道的波形可以同时显示。2数据列表显示。它常用于状态分析时的数据显示，它是将数据以列表方式显示出来，数据可以显

21、示为二进制、八进制、十六进制、十进制以及ASCII码等形式。3反汇编显示。将采集到的总线数据（指令的机器码）按照被测的微处理器系统的指令系统进行反汇编，然后将汇编程序显示出来，观察指令流，分析程序运行情况。第28页，此课件共45页哦 4图解显示。图解显示是将屏幕X，Y方向分别作为时间轴和数据轴进行显示的一种方式。它将要显示的数据通过D/A转换器变为模拟量，按照采集顺序将转换所得的模拟量显示在屏幕上，形成一个图像的点阵。下图是一个BCD码十进制计数器的输出数据的图解波形显示。第29页，此课件共45页哦926 逻辑分析仪主要技术指标及发展趋势1逻辑分析仪的主要技术指标逻辑分析仪的技术指标主要有：定

22、时分析最大速率。状态分析最大速率。通道数。存储深度。触发方式。一般有：随机触发、通道触发、毛刺触发、字触发等基本方式，有的还有一些触发附加功能，如：延迟触发、限定触发、组合触发、序列触发等。输入信号最小幅度。输入门限变化范围。毛刺捕捉能力。还有存储方式、采样方式、显示方式、延迟数、建立保持时间等技术指标。2逻辑分析仪的发展趋势分析速率、通道数、存储深度等技术指标也在不断提高。功能不断加强与时域测试仪器示波器的结合，提高混合信号分析能力。向逻辑分析系统（Logic Analyze System）方向发展。第30页，此课件共45页哦927逻辑分析仪的基本应用1 逻辑分析仪在硬件测试及故障诊断中的应

23、用：逻辑定时分析仪和状态分析仪均可用于硬件电路的测试及故障诊断。给一数字系统加入激励信号，用逻辑分析仪检测其输出或内部各部分电路的状态，即可测试其功能。2 逻辑分析仪在软件测试中的应用：逻辑分析仪也可用于软件的跟踪调试，发现软硬件故障，而且通过对软件各模块的监测与效率分析还有助与软件的改进。在软件测试中必须正确地跟踪指令流，逻辑分析仪一般采用状态分析方式来跟踪软件运行。3测试数字集成电路：将数字集成电路接入逻辑分析仪中，通过选择适当的显示方式，得到具有一定规律得图形。如果显示不正常，可以通过显示过程中不正确的图形，找出逻辑错误的位置。4数字系统故障诊断：要查找并确定数字系统产生错误的原因，可选

24、择能生成多路测试数据的仪器，把该测试数据加到被测电路中并由逻辑分析仪测量其响应。第31页，此课件共45页哦93 可测性设计93 1 概述 在进行系统设计时就要同时考虑到测试的需求，以提高系统的可测试性，这就是可测性设计。研究的主要内容包括：什么样的结构容易做故障诊断；什么样的系统，测试时所用的测试矢量既数量少，产生起来又较方便；测试点和激励点设置在什么地方，设置多少，才能使测试比较方便而开销又比较少等等。下面介绍扫描设计技术、内建自测试技术及边缘扫描测试技术，这些技术均属于结构可测性设计方法。93 2 扫描设计技术扫描设计(Scan Design)技术是解决存贮元件可测性的有效方法，它不仅使时

25、序电路的测试得到简化，而且还可使电路能够自检，从而显著提高系统的可测性。第32页，此课件共45页哦1扫描通路法扫描设计技术的基本原理是把一个集成电路内所有状态存储器件串接起来组成一个移位寄存器，使得从外部能容易地控制并直接观察这些状态存储器件中的内容。2电平灵敏扫描设计 一个逻辑子系统，如稳定状态对任何输入状态改变的响应与子系统中电路的延迟无关，并且，如有两个以上输入改变，输出响应与输入改变的先后顺序也无关，子系统的稳定状态只取决于各输入变化的最终稳定电平，则称这样的逻辑子系统为电平灵敏的。由此可见，电平灵敏设计的目的是保证对电路中器件的延迟、上升和下降时间等参量对电路工作无影响，关键是时序逻

26、辑中的基本存贮元件必须是电平灵敏的。第33页，此课件共45页哦 93 3 内建自测试技术 1概述内建自测试(Built-In Self Test,简称BIST)的基本思想是将测试激励生成和测试响应分析集成入被测电路或系统中。在BIST中通常使用特征分析将大量的测试响应压缩成少许几位构成的特征。在测试结束后，通过比较被测电路的实际特征和预先计算或模拟获得的无故障电路特征，以决定被测电路是否存在故障。特征分析方法对组合电路使用起来较方便，但它直接对具有反馈回路的时序电路使用上有所不便，为此在BIST中，经常同时采用另一种可测性设计方法扫描设计来解决时序元件的测试问题，这便是基于扫描的内建自测试方法

27、。大多数基于扫描的BIST方法可分为两类：每时钟一次测试(Test per Clock)和每扫描一次测试(Test per Scan)。第34页，此课件共45页哦 2每扫描一次测试的BIST在每扫描一次测试的BIST中，测试生成器提供的测试样式只有填满所有扫描寄存器才能向被测电路加载测试样式。依扫描链数目的不同，每扫描一次测试的BIST又可分为单扫描链BIST和多扫描链BIST。3每时钟一次测试的BIST在每时钟一次测试的BIST中，每一个时钟周期完成一次测试矢量的施加和测试响应的捕获，通常采用伪随机序列发生器，如LFSR作为测试样式生成器，以及用一个MISR作为测试响应的特征分析器。被测电路

28、的所有输出和观测点并行和MISR相连，每个时钟周期皆有测试响应送入MISR分析。4内建逻辑块观察及在自测试中的应用内建逻辑块观察设计，简称BILBO设计，是一种内测试设计方法。它是在复杂大规模集成电路中，设计一种多功能逻辑块。它既可以作一般的寄存器，又可以作为线性反馈移位寄存器和多输入特征分析器，并具有扫描通路，从而实现内测试。第35页，此课件共45页哦 93 3边界扫描测试技术 对复杂的数字VLSI进行在线测试复杂、昂贵，已严重影响了PCB板的生产成本。为此，基于扫描设计的方案，从1985年以来Philips公司与随后加入的几家欧洲和北美的公司成立了联合测试行动小组(Joint Test A

29、ction Group,JTAG),开展了可测性设计工业标准的研究，并提出和完善了边界扫描测试的概念和结构框架，1990年初，IEEE正式承认了JTAG标准，并定为IEEE1149.190。边界扫描测试技术不仅可以测试IC之间或PCB之间的连接是否正确，还可测试芯片或PCB的逻辑功能，因此已成为数字系统可测性设计的主流。第36页，此课件共45页哦1原理边界扫描测试的基本思想是在靠近器件的每一输入/输出（I/O）引脚处增加一个移位寄存器单元。在测试期间，这些寄存器单元用于控制输入引脚的状态（高或低），并读出输出引脚的状态，可测试电路板中器件的好坏及相互连接的正确性。在功能性操作期间，这些附加的移

30、位寄存器单元是“透明的”，不影响电路的正常工作。2边界扫描测试标准 设计的硬件应包括测试存取通道（TAP），TAP控制器、指令寄存器（IR）、测试数据寄存组（TDR）四个部分，有时还包括一个或几个专用的寄存器，这里就不作详细介绍。第37页，此课件共45页哦了解误码率的定义和测试方法。了解嵌入式微处理器的可测性设计总体方案，通过应用实例进一步理解BIST(内建自测试)、BILBO（内部逻辑快观察）、边界扫描测试等概念。9.4.1 误码率测试在数字通信系统中，误码率是一个非常重要的指标。1误码率概念 误码率定义:二进制比特流经过系统传输后发生差错的概率。测量方法：从系统的输入端输入某种形式的比特流

31、，用输出与输入码流比较，检测出发生差错的位数m，差错位数m和传输的总位数n之比为误码率。即。而实际上测得的误码率是理论误码率的估计值，又称为比特误码率（BER），测量精度取决于测试时间或传输的比特数。nmPm/94 数据域测试的应用第38页，此课件共45页哦2误码测试原理误码的测试原理如下图所示。误码仪由发送和接收两部分组成，发送部分的测试图形发生器产生一个已知的测试数字序列，编码后送入被测系统的输入端，经过被测系统传输后输出，进入误码仪的接收部分解码并从接收信号中得到同步时钟。接收部分的测试图形发生器产生与发送部分相同的并且同步的数字序列，与接收到的信号进行比较，如果不一致，便是误码，用计数

32、器对误码的位数进行计数，然后记录存储，分析后显示测试结果。发生差错的位数和传输的总位数之比即是误码率。下面讨论误码仪中几个重要组成部分。（1）测试图形）测试图形一般测试图形选用伪随机二进制序列来模拟数据的传输，或用特殊的字符图形来检查图形的相关性。第39页，此课件共45页哦（2）误码检测：）误码检测：基本的误码检测电路是异或门，使用异或门将被测数据流与参考图形进行比较，当两个数据图形完全相同且同步时，异或门输出为0；当两个图形存在差异时，即在接收的数据流中某位出现错误时，异或门输出为1。（3）误码分析：）误码分析：误码仪除检测出误码，并计算出误码率外，还应对测量数据进行分析，如根据不同误码率占

33、总测量时间的百分比，确定被测系统的工作状况。（4）数据记录：）数据记录：为了进行测试结果的分析，误码检测仪必须记录大量的测量数据和误码事件，误码性能的测量可能需要运行几个小时或者几天，以积累有意义的统计结果。测试仪在绝大数时间是无人看管而自动工作的。所以数据记录常采用非易失性存储器存储。在线误码率测试方法：在线误码率测试方法：在正常工作传输的随机数据码中，间隔插入少量的固定祯结构码，利用这些祯结构码，发送测试误码率所需的数据序列，接收端从收到的数据流中分离出这些测试序列，然后检测出误码率。第40页，此课件共45页哦 9.4.2 嵌入式系统测试 嵌入式系统是嵌入宿主设备之中的微处理器，其软硬件配

34、置根据宿主设备的要求进行剪裁，以适用于对功能、可靠性、成本、体积、功耗等综合性要求。可测性设计在嵌入式系统测试中有重要意义。因为嵌入式微处理器要求体积和功耗尽量小，所以它的硬件和软件都应进行高效率设计。可测性设计应尽量达到故障覆盖率高，测试速度快，附加门少等要求。第41页，此课件共45页哦1嵌入式微处理器的可测性总体设计（384页图）嵌入式微处理器内部结构及可测性设计总体结构主要包括CPU核、数据及指令缓存（各4K字节）、启动ROM（512字节）、DMA控制器、I/O控制器、存储控制器等部件。CPU核：主要是一个4级的流水线结构，每两站之间有站寄存器，用来存储从上一站传到下一站的数据，采用BI

35、LBO（内部逻辑快观察）测试。存储器：指令和数据缓存分别用4K的RAM实现，另外还有512Byte的启动ROM，都是普通的存储器结构，因此采用通用的BIST测试方法。DMA控制器、内部总线、I/O控制器、存储控制器和CPU核中不包括在流水线内的逻辑是普通的逻辑电路，采用部分扫描测试方法。嵌入式微处理器符合边界扫描测试标准IEEE1149.1，芯片的每一个I/O口都附加有一个扫描单元TAP控制器成为整个芯片的测试控制中心。第42页，此课件共45页哦2RAM和ROM的内置自测试（385页图）内置自测试（BIST）是指利用电路的一部分电路完成本身的测试功能。BIST可以分为test-per-cloc

36、k和test-per-scan两种方法。这里采用test-per-clock方法，测试RAM和ROM。test-per-clock方法是按照时钟频率工作的，只有在测试结束后，才会把测试结果串行移出，节省测试时间。(1)RAM测试结构用RAM实现的数据缓存和指令缓存均使用普通的BIST方法。由于两个RAM的结构完全相同，因此为了减小面积消耗，只使用一组测试电路，在测试时由外部信号TE0、TE1分别控制RAM1、RAM2是否处于测试状态。TE0和TE1不能同时有效。BIST信号是整个电路的使能信号，当BIST信号无效时，RAM处于正常工作，测试电路都被屏蔽。当BIST信号有效时，RAM处于测试状态

37、，BIST控制器产生的读写控制信号、地址和测试码通过多路选择开关，在TE0和TE1的控制下分时输入给RAM0和RAM1，然后BIST控制器对RAM0和RAM1的响应数据进行分析，最后报告测试结果。（2）ROM测试结构测试方法是使用并行的数据压缩测试法，故障覆盖率能够达到要求，测试电路比CRC电路简单，并且测试速度快。第43页，此课件共45页哦3CPU核测试CPU核测试采用基于BIBLO的内置自测试技术，BIBLO可以完成随机模式测试生成和特征分析功能。嵌入式微处理器采用4级流水线结构：IF（取指）、ID（译码）、ALU（执行）、MEM（存储器访问）。在流水线结构的电路中，每两站之间有站寄存器，

38、用来存储从上一站传送到下一站的数据。根据BIBLO的功能特性，可将每一个站寄存器改造成BIBLO元件，通过状态控制，完成自测试和正常工作下的存储功能。4处理器内各控制器测试DMA控制器、内部总线、I/O控制器、存储控制器和CPU核中，不包括在流水线内的逻辑是普通的逻辑电路，采用部分扫描测试方法。第44页，此课件共45页哦 本章小结本章小结 数据域测试是对数字电路或系统进行故障侦查、定位和诊断，或是检验某数字系统是否具有（或保持）设计赋予的期望功能，后者常称为功能性测试。逻辑分析可反映多个信号之间的逻辑关系及时间关系。逻辑分析和逻辑分析仪有效地解决了复杂数字系统的检测和故障诊断问题。内建自测试（Built-In Self Test,简称BIST）的思想是将测试作为系统的一个功能，做在系统中，使数字系统具有自己测试自己的能力 所谓可测性设计，是指在数字系统或VLSI的设计中即考虑测试问题，即按可测和易测的原则设计电路，在设计中提高其可测试性。第45页，此课件共45页哦