DDR4 设计概述以及分析仿真案例.docx

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1、引言：随着计算机，服务器的性能需求越来越高，DDR4开始应用在一些高端 设计中，然而目前关于DDR4的资料非常少，尤其是针对SI（信号完整性）部分 以及相关中文资料，另外一方面，DDR4的高速率非常容易引起SI问题，一旦 出现比如DDR4 Margin测试Fail之类的问题，会让很多设计者感到头疼， Debug过程非常困难，信号测试变得越来越困难，越来越不准确，而且很难验 证，PCBLayout优化以后再打板验证的方式效率低下也增加了很多成本，在这 种情况下，用信号仿真的方法来分析验证问题就方便了许多。本文从DDR4基 本概念出发，介绍了 DDR4相关的关键技术和一些新方法，另外结合一个实际

2、DDR4 Margin Fail问题，来简单说明问题分析思路和仿真方法。1. DDR4关键技术和方法分析1.1 DDR4与DDR3不同之处相对于DDR3, DDR4首先在外表上就有一些变化，比如DDR4将内 存下部设计为中间稍微突出，边缘变矮的形状，在中央的高点和两端的低点以 平滑曲线过渡，这样的设计可以保证金手指和内存插槽有足够的接触面从而确 保内存稳定，另外，DDR4内存的金手指设计也有明显变化，金手指中间的防 呆缺口也比DDR3更加靠近中央。当然，DDR4最重要的使命还是提高频率 和带宽，总体来说，DDR4具有更高的性能，更好的稳定性和更低的功耗，那 么从SI的角度出发，主要有下面几点，

3、下面章节对主要的儿个不同点进行说明。DDR3iD/VDDQ/ViD/VDDQ/V1.51600External (VDD/2SSTLNo图16 HFSS仿真结果由仿真结果可以看出来，该方法对阻抗和远端串扰确实可以很好的平衡，当然，对 于Tab的尺寸，需要根据实际PCB做详细的仿真设计，Intel也提供了一些Tool可以参考。 有兴趣的读者，可以参阅更多资料2. DDR4Simulation2.1 Pre-Simulation with HyperLynx如果Controller和DRAM都有IBIS模型，可以用HyperLynx对DDR4进行很方便的Simulation,仿真方法和其他DDR相

4、同，通过PreSimulation, 可以对整个系统的拓扑以及一些细节进行确定，比如Impedance（由Stdckup以及线宽和线间距来确定），ODT值的选择，T型结构 中Stub长度的控制，ADD/CMD/CTRL终端电阻的取值大小等等。2.1.1 ADD/CMD/CTRL终端电阻取值假设ADD电路如下，工作在2400MTs（Add/CMD为L2Gbps）,发送 端为U16,采用Fly-By结构到五组DRAM芯片，每组DRAM采用T结构（实际 Layout中，Top面一个DRAM芯片，Bottom面一个DRAM芯片），T型长度的 Stub为77mil,终端电阻为32欧姆，终端电压为0.6V

5、。图17 ADD仿真拓扑由仿真结果可以看出来，T型结构两端因为完全对称，所以波形几乎 一样，为了方便观察，只看其中一个波形，离Controlle由近及远，DRAM分 另ij为U5, U4, U3, U2, U1,其眼图分别如下：可以看出来，距离Controller越近的芯片，其波形越乱，但是上升沿却很快，而 距离终端电阻越近的芯片，其波形越好，但是上升沿却变慢。那么如何才能得到最优化的 波形呢，下面通过扫描终端电阻的值看看是否会提高信号质量，通过HyperLynx的Sweep 功能，设置终端电阻阻值为27, 33, 39, 45四个阻值。 Sweep Manager 2P ： Simuhtxm

6、27.00 ohmSnrJaaon count:6.000 ObTi45.00 ctmIhcreT-ent：StfTiJatxin ccxini:32.00 Ohn阶 tQMESValue:I吵ICancelStadcup kjets-Power supples K mocWr Pn-?prafc buffer moJrX Coupling f 为 ms rrar.sT. ssc lines-ProqrflmmeMp biiffpn：M PAVivf 8E|XH k R!4； 54S.-alw - 27.0073.9。ohr, by 6.000 c111f CanoHsimulators re

7、quested： 4图18 Sweep设置Swccpiny.|. ve % of KK】$40K.TGranoe:Screnent:C.OOO ohn27M ohm 3340 ohm 39.W ohm 43.00 ohmion count 二图19 Sweep设置U5 （距离Controller最近）的眼图如下, 欧姆：依次对应终端电阻阻值为27, 33, 39, 45U4的眼图如下，依次对应终端电阻阻值为27, 33, 39, 45欧姆:U3的眼图如下，依次对应终端电阻阻值为27, 33, 39, 45欧姆:U2的眼图如下，依次对应终端电阻阻值为27, 33, 39, 45欧姆U1的眼图如下

8、，依次对应终端电阻阻值为27, 33, 39, 45欧姆从上面的波形可以看出来，对应每一个DRAM的第三张波形都是最 好的，也就是说对应39欧姆的终端电阻可以得到最优化的波形。2.1.1Data信号Stub的长度一般DDR4的设计中，Data信号都采用Pin toPin的设计方式，但在某些设计中，由 于PCB空间限制或者控制器限制，也有需要采用拖二的设计（T型结构），在笔者所遇到 的一个设计中，就遇到这种情况，综合考虑下面两种方案，如果采用T型拓扑结构，如图 20所示，可以最大可能的节约PCB空间，但是如果DIMM0或者DIMM1只插一根的时候, 另一边会有较长的Stub出现，对信号质吊:会有

9、影响。如果采用菊花链结构，如图21所示, 在只插DIMM0的情况下，同样会有Stub影响。而且这种拓扑结构需要DIMM0和DIMM1 之间的信号线之间满足长度匹配，在DIMM0和DIMM1比较靠近的情况下，绕线会有一定 难度。而如果增加DIMM0和DIMM1的距离，其Stub会变得更长，信号质量没有办法得 到控制。从信号完整性方面考虑，两种方案均会存在Stub的影响，但是从Layout的角度 来看，方案一有一定便利性，而且其Stub可以控制在500mil以内。所以最终选择方案一 作为最终方案。当然，这种设计是以牺牲信号Margin作为代价的，信号速率会收到一定影 响，在笔者的项目中，在只插一根

10、内存的时候，信号速率最大只能跑到1866Mb/s.图20 DDR4 T型结构图21DDR4菊花链结构从仿真的角度出发，这种仿真需要考虑的因素很多，控制器模型， PCB模型，Connector模型，以及最后的内存条模型，而通常情况下， Connect。模型和内存条模型很难拿到，而且有时候就算拿到，也是不同类型 的模型，整体Channel仿真需要更多时间和精力来完成。如果时间有限，需要对设计做快速评估，用HyperLynx做快速仿真 也是可以参考的，在下面的例子中，假设一个Conntorller需要驱动两根DIMM 或者两颗内存颗粒，系统工作在2400Mb/s, TL2和TL3的长度可以用来大概评

11、 估PCB Stub长度加上Connector长度加上内存条长度。（此处只是用来做大概 评估，如果时间条件运行，强烈建议拿到各个部分精确模型做比较准确的仿 真）。从这个简单的仿真可以看出来，Stub对于信号质量的影响还是很明显的，特别对于 一根内存槽悬空的状态下，上面的例子中，Stub达到1000 mil的时候，在只插一根内存的 情况下，眼图已经非常糟糕，所以在实际设计中，需要在设计成本和信号速率之间进行均 衡，取舍。在笔者所做的设计中，因为PCB空间限制，最终选择在单根内存的时候只跑到 1866Mb/s。在Stub长度为500mil的时候，两根内存都插和只插一根的眼图如下:在Stub氏度为l

12、OOOmil的时候，两根内存都插和只插一根的眼图如下:在用Intel的芯片作为DDR Controller做设计的时候，Intel所提供的SI Model可以 提供一个比较完整的仿真，Intel所提供的SimuEionDeck中，包含了 DDR连接器， DIMM模型，如果能找到和实际项目匹配的模型，可以替换Deck中的模型，如果找不到模 型，直接用Deck中所提供的模型也是非常有参考意义的。2.2 Intel SISTAI 仿真Intel 所提供的 Memory Bit Error Rate Executable (MBERE) tool 集成 在其 Intel SISTAI(Signal I

13、ntegrity Support Tools for Advanced InteREaces)网 站系统上面，SISTAI可以进行PCIE, SATA,USB,QPI等等高速信号的仿真， DDR4仿真模块为MBER,其基本思想是先基于Hspice产生一个 StepResponse,然后把仿真结果.TR0文件放进SISTAI系统进行计算，产生 Worse Case的眼图，大致仿真流程如下：2.2.1 DDR通道建模Intel的仿真基于10根线模型，八根DQ线加上两根DQS线，可以用Intel提供的 Causal-W Element Tool 来产生 W Element models,也可以用 A

14、DS, Hspice 等工具对传输 线建模，对于Post-Layout来说，可以使用PowerSI, siwave等软件樨取DDR通道的S参 数。注意这里的DQ和DQS的顺序必须和Intel提供的顺序相同，如图23所示。DDR4 Ten-line Model for DQ/DQS Signal Simulation1图23 DDR数据线建模DQAgg DQAgg DQAgg DQA99 ：DQ Vk DQAgg DQAggDQAggOQ* DQ* *2.2.2 Hspice 仿真Intel仿真模型还是比较详细，提供了各种模型以及各种不同情况下的Simulation Deck,在实际仿真的时候，

15、需要用实际设计的模型替换Deck中的参数，以S参数为例，假 设提取了整个DDR通道的S参数，那么需要在pcakage的参数之后加入PCB通道模型， 如下图第二个红框所示，之前的一些参数，可以删除或者加上*号来Block掉。ModelSimulation DeckGenerate Deck人 cpuj*g k dmm_pkg 上 lmedrwbuffer mb.vw ib rdimm k，讨mm4 t.topo.vU 上 Hine* wfO.imm.Amm| wf0p2mm.4m(n.2mmspZmtn wrlj4mm.4mmi wtl_9p2mm_4mm .rl.9P2mm.9P2mm一 福,

16、 v .dean_all.bat 戛 ,gen.decks.bJt O .gen.decks.pl,5xcmd.kg.li ； write_2r2r.tmp j j write_2r2r.var图24 Intel仿真模型j* ecfaxm:2g t l f pwOb A A 31i A I “W： t a 73 A A puJuuxx_pinb x _xc ix .pis tx_pinb & kg_d_zigchanneler_Chiinn1 ,1# -(*NiZhan*l r ptnA r it r ptnn r yiaiwt r pm*r pvn r r pin* r pvvwi r tl

17、xnacxinnlM r dmcannlb r axan=:nnlc r Kisa*=cael4 r darncosAla r dinocannlt r d&iwicsnnlQ r cxxnscnnln r diraeonnla r dimcann)n s dnauuncOu dt wumUb i xunxraaCc cr dxmx:u.c dxaoAruxft t xuuqmWQ z uxmsnlm” : Dxxanu:“：。” : OxKuraKnUu nraw -DUR.J BU*g“d b- r_yisa r_piat :j=二 r_plr rjize rj:nfr_plnh r_pi

18、xs r_pin5n 3a- T_rrr_B：c r_br*d r_tr r_trlcf :r_br6 r_br*9 r_br 3* C-e r 卜r 15 r brlrrt r br - brt* r 卜-R r brk* r Ft一 r brk*n 0 r nf! f ntlHh r 9*liM r rrlM r nflrlv r nfl Pro tect Sckcf Twfct SSTAl.WEB.P.CelMboPQCMBBQZ?. ?2 Select T23MER Vr 104 A BOWUr*KR Va 104MMDATe TypeK 1333 2400Ml，？”. 2400CTL

19、. SODIMM. 1W .248OO.SODlMMD.l 333-24003 (per-3X1K1Ph AtmQPhsAMfMgnl Group00”！ (P*)U! 129”10711281100Control (CTL)B329M107112501500XTK4PhtWXTK5PhAM(XTKSPhtifUcXTK? PMXTK1 PhBNtXDQPhtN*xnOPhiNixnuphf MXTKSPhNXTKSPhlMlOMOMFito .4Result SMme(图27 SISTAI仿真方法点击Success可以得到仿真结果，比较遗憾的是，SISTAI只能看到 眼宽，眼高等仿真数据，并

20、不提供眼图的显示。Hie Isserval iT：) - 53620M )24 50Mr.r. 一，m皿对”)，0,0lMSveep v22_oQH21AtfSomesC4neg-ca IH BAZ9XA-(VEX Ms9lft-l.SSc?g.CLDO.您-23212526-2122-1517-5958N3.CLD1.S-：:-23202224-2121.1717-5460同。个口2/-23221514-212218W顾58N1.CC.LO.公-2523-2625-2122-1617-5656CHJlCCWLB.DL出2421232120211617545dMI.E.叱就：242212122

21、0221417-5654N1.C1.LO.KC:.2523?G版21.1617-5955CM ClN1 Cl QI 副：2320242121171755Nl.Cl.DZm242113n42122Wu239-?371-?721.1516fiftCMC2NLC2.Dl.Ri：:222122232015165557r-JLCZDZRC:-23211111-2021-15155/35CMJ1C3力21-21.161757NLCWLRC:23212222211915175655Nl.Ci.D2.RC:-222114u-2122-W1755表6RMT测试结果3.3 Memory Margin Test上面

22、说了 RMT测试Fail,但是RMT测试是什么呢？下面对Memory的一般测试做大概 介绍。众所周知，实际PCB做好后，我们需要对其进行测试以验证信号完整性。通常是采 用示波器测试对DDR信号线在读写时的信号质量，但是这种测试存在很大的局限性，比如 DDR信号到达每一个Component端的测点无法被点测到，测试点往往距离芯片pad还有 一段距离，需要一些额外的测试设备，这样势必会影响准确性，另外，DDR信号读写分离 一直都比较难处理，即使使用仪器厂商提供的专业测试软件、也往往看不到非常准确的波 形，还有测试点只位于芯片外部，Memory Controller内部对信号Timing的调整无法被

23、测到, 所以在采用示波器测试波形之外，还非常有必要进行Memory Margin测试。DDR4T 0N2114A图30 DDR4测试设备图31 DDR4测试眼图简单的Memory Margin的测试方法是，在Controller和DRAM都使用外部VREF 供电的条件下，调节VREF的电压幅度，同时运行Memory Stress Test软件(如：Golden Memory, MSTRESS等等)，直到出现测试Fail的VREF值同默认VREF值间的差值，记 为VREFMargino调节VREF并不会影响信号传输的波形，因为VREF只是芯片接收端 (Controller或DRAM)判断输入为0

24、或1的判断依据。然而在DDR4时代，Vrefdq已经集成 到芯片内部，我们无法对其进行调节。这个时候一些专门的测试软件就比较方便，比如Intel就提供了 RMT和EVTS做为 DDR Margin 测试。Output Buffer (Driver)RMT(DDRRank Margin Tool),其原理是修改设置，让BIOS在开机时自动运行 Training程序，同时通过DebugPort输出Training的结果，然后分析输出的打印信息，从而 得至ij Memory Margin。所得到的结果不仅仅包含VREF Margin,还包含Write/Read Timing Margin,ADD/C

25、MD Timing Margin.而 EVTS 是对 RMT 的一个补充，可以进行 per-bit margin测试，如果Margin不佳，左右或上下不对称的时候，可以用EVTS 2D Margin来了 解成因是否为眼图形状所致。3.4 问题分析3.4.1 Micron 8G 本体分析因为其他内存条RMT测试都是PASS的，唯有Micron8G的测试是Fail,第一点想到 的就是DIMM本身问题，联系Micron FAE后，Micron怀疑是测试的内存条生产日期太老, 版本变更会影响测试结果，然而拿到最新的样品后，测试结果仍然没有任何改善。同时，用这些样品在Intel CRB(Custom r

26、eference board)上进行测试， 却是可以PASS的。由此可以判断，Micron 8G本身并不是Margin Fail的唯一因素,只能试图 增加主板PCB Margin来改善RMT结果3.4.2 通过Simulation来分析问题从问题的描述来看，主板+大部分内存条测试PASS,有问题的内存条+其他主板测试 PASS,看起来是遇到了最让人头疼的Worst Case+Worse Case的情况，这种情况下，单纯 的从设计本身来看，各项设计指标都可以满足相关文档或者Design Guide,只能从细节入 手，从一些细微的调整和优化来提高彼此的Margin,就这个Case来说，Micron

27、 8G的 Module已经量产，在没有足够的证据之前，没有办法要求厂商来做任何修改，而主板正在 设计阶段，看来只能想办法来优化提裔主板Layout从而提高Margin 了。然而对于DDR来说，如上面所描述，各项设计指标都满足相关设计规则，仅仅通过 经验猜测，改版，测试的方式来做，无疑亳无效率性和针对性而言，而通过仿真的方法， 来做各种各样不同Case的仿真，找到对于提高Margin比较明显的改善点，然后修改 Layout,就比较有针对性，也避免了多次改版所带来时间和费用上的浪费。回到设计本身，如本文3.1节所描述，本设计采用一个通道三根内存的设计（一个 Controller加三个DIMM）,如

28、图33所示，仔细分析测试结果，Marign最差的均为DIMM2 （距离CPU最近的一个），做一个简单的理论分析，不管从CPU写数据到DIMM2或者从 DIMM2读数据至UCPU,无论DIMM1和DIMM0处于何种状态，L2和L3始终存在，对于 DIMM2来说，相当于有一段Stub存在，而Stub会引起信号反射，从而导致Margin减小, 哇，找到Root cause 了哎，原来问题这么简单，快快改版做下一批PCB吧，可是，万一 下一批还是不行怎么办？冷静一下，还是先做仿真验证一下吧。图 33 PCB Layout冷静一下，再仔细分析，对比主板和IntelCRB的PCB设计，果然在这边存在差异，

29、 CRB板子L2和L3长度大概为398 mil,而我们的主板L2和L3长度大概为462 mil,确实有 差异，既然这边的长度有差异，从前面我们的分析来看，仿真结果也肯定会有差异，我们 来仿真看看，如前面所说，Intel SISTAI只能提供仿真数据，而无法显示波形，仿真结果 整理如下图。MHIH KrwltReal DesignIntel CRB1600 MT$(UI:625ps)Spec.D201DOSpec.D2DlDOFH margin(mV)01910S.791.6074.6110.4/9.HCW murRiri(p)0125.8147.G1800169.6175.8188.9til

30、center mjrRinfmV)018.9105.791.5067.3105.374.7VIHL_AC(inV)186261.9269258186267.3267.5269.1min Puke Width(ps)4”SI 25496.95314?55M.4521.9S34.4表7 Write仿真结果MHhKKeujItReal Designlntl CRB1600 MTs (Ul:625ps)Spec.D20100Spec.D2DlDOfH margin (mV)0M375.7110.9055.994 1100.8CW rnurginlp0135.4144.51G8.80163.916917

31、1.6til center mjrgin(mV)029.763106.10M38492.1VIHL_AC(mV)1861S1.9206.4226186167.4212.1258.3min Puke Widrh(p)42SS?5S46.9S43第42S53755B1537.5表8 Read仿真结果从仿真结果可以看出来两点，第一，仿真数据最差的也是DIMM2,和实际测试结果 吻合；第二，我们的主板仿真结果比Intel CRB的结果要差，和我们之前分析和猜测吻合。 那么，缩小L2,L3的长度以后，仿真结果是不是会改善呢？由于PCB和Connector本身差 异，我们的主板L2和L3最短只能缩小到41

32、0 mil左右，那么，PCB改善后的结果如何呢？ 仿真数据如下表。可以看出来，无论Write和Read, D2的结果都有了改善，可是为什么 还是和Intel CRB差异很大呢？MBlRKtwHWriteRead1600 MT(UI625ps)Spc.02DIDOSpc.0201DOOrignalimpcovedtnpfovedOrgnalInvokedOrprlIntwcvedOriginalCrprlImpisWEH fnargin(mV)01930.1105.7102.391.684.7034339.57S.784.8110.9108.6EWmareifXPS)0125.8123147.6

33、155.21801S3.30135.4139144.51506168.8169EH center018.925 6105796791.5828029736 363718106.1105.3VINL_AqmV)1B6261.9283926927492ss2588186151.9160.7206.42122H必minPulseWidtNps)425512.5509449695156531534.4425525528.1546.9543 8S43.8543.7表9仿真结果对比再来对比Layout, Trace走线已经找不出差异，之前没有关注过的叠层（Stackup）成 为最大的差异点，CRB为8层板

34、，而我们的主板为18层板，而且我们的主板DDR走线靠 近TOP层，这么大的雪层差异直接导致了 PTH Via孔所造成的Stub长度不同，同样， DIMM插槽的针脚长度差异也会造成Stub影响，CRB采用的DIMM插槽针脚长度为 2.4mm,我们主板DIMM插槽针脚长度为3.2 mm,没有找到相对应的DIMM插槽模型，只 能采用删减或增加PCB叠层厚度来简单模拟DIMM插槽针脚长度，减小主板DIMM插槽针 脚长度（采用Stackup变更来简单模拟）到2.4 mm,仿真结果如下，已经非常接近CRB的 结果了。这个仿真虽然不是非常准确，但是也是可以看出来Stub对信号质量的影响。MAfR Resul

35、lWriteRead1600 MTs (Ul:625p$)Spec.D2Spec.D2krtiiwuiXI)Improve d(2)CM65居ItchiwmXI)lmprovd(2)CRBCH rrwfgin(niV)01930.158.974.G034339.559.355.9tw nargin(ps)0123.8123144.3WJ.b0133.4139151.21M.9Ell cmw maigin(mV)018925.656.967.3029.736.359.3VlHl_AqrnV|1862G1.9283.9285 G267.3186151.9160.7178.81G7.4minPukeWidth(p$)425512.5509.4509.4534.4425b2b528.152553/A表10最终仿真结果对比按照分析结果，缩短L2,L3的长度，改为阵脚比较短的DIMM插槽（因为设计已经基 本定型，只能进行小的改动，没有办法把DDR走线移动到靠近Bottom层的