数电填空选择(6页).doc

《数电填空选择(6页).doc》由会员分享，可在线阅读，更多相关《数电填空选择(6页).doc（5页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、-数电填空选择-第 5 页1.（56）10 = 1110002 = 3816 2.（48.5）10 =1001000.01018421 3.（8C）16 = 1000110024. (1110.0111)2 =16.348 E.716 5.（10010）2 =1810 NN 6.（19）10=1001127.（F6.A）16 =246.62510，11110110.1012。 9.（32.5）10 =100000.0101842110.（35）10 = 1000112 11.（38. 5）10 =100110.12 12.( 1F6)16 =5021013（1001.0101）2=9.516

2、14（3D.BE）16=111101.10111112 15.（10100）2 =2010 16. 用8位二进制补码表示下列十进制数 +28=（00011100）2 -28=（11100010）21. 的最小项之和的形式为：Ym (2,4,5,6)2. 对于与非门电路，若将电路多余的输入引脚接高电平，电路的逻辑关系不受影响。3.逻辑表达式Z = ABC + AC+ BC的最小项之和的形式是：Zm (1,3,5,7)。4. 如图所示逻辑图，逻辑表达式F= B 。5.Z = AB+AC的最小项表达式Zm (5,6,7)。6.Z = AB+AC+BC的最小项表达式Zm (3,5,6,7)。7.若只有

3、输入变量A、B取值不同时，输出F=1，则其输入与输出的关系是 B 。AF=AB B CF=A+B DF=8.若只有输入变量A、B取值相同时，输出F=1，则其输入与输出的关系是 A 。AF=AB B CF=A+B DF=9.的最小项表达式Fm (3,4,5,6,7)。10.逻辑表达式+CD+BD的最小项之和的形式是Ym (3,5,7,12,13)。11.如图所示逻辑图，逻辑表达式F= B12. 逻辑图和输入A，B的波形如图所示，分析F为“0”的时刻应是 C 。A. t1B. t2 C. t3 13. 三变量所有最小项之和是11. 躁声容限是指在保证输出高低电平,基本不变的条件下，输入允许的高低电

4、平波动范围。2. 对于与非门电路，若将电路多余的输入引脚接高电平，电路的逻辑关系不受影响。3. 写出如图所示各电路在以下两种情况下的输出信号逻辑表达式1） 电路器件均为CMOS电路 Y1= Y3=A 2）. 电路器件均为TTL门电路Y1=0 Y3=A 4.对于TTL门电路，输入端通过电阻接地，当R4.7K时输入端相当逻辑高电平；输入端悬空时，输入端相当于逻辑高电平。5. TTL三态输出“与非”门电路的输出状态有：高电平，低电平 ，高阻态6.图示CMOS门电路Y1 输出高电平, Y2输出低电平。7图示TTL门电路Y3输出低 电平, Y4 输出低电平。8. 图示各门电路都是74HC系列的CMOS电

5、路，Y1输出高电平;Y2输出低电平。9. 三态门的输出有高电平、低电平 、高阻态状态。10.TTL三态输出“与非”门电路的输出比TTL“与非”门电路多一个状态是（ C ）A. 高电平B. 低电平C. 高阻 D. 以上各项都不是 11. 对于与非门电路，若将电路多余的输入引脚接高电平，电路的逻辑关系不受影响。12.写出图1所示电路的输出逻辑逻辑函数式 F=ABC F=AB13.“与非”门的一个多余输入端接高电平，将不影响门电路的逻辑功能。“或”门的一个多余输入端接 低电平，将不影响门电路的逻辑功能。14.使用CMOS门时，多余的输入端不能悬空15.数字电路中三极管一般工作于截止区和饱和区，而放大

6、区只是一种过度状态17.集电极开路输出的门电路叫做OC门 。 18.TTL门电路基本开关元件是双极性三极管19.能实现线与逻辑的电路是OC门和OD门1. 组合逻辑电路中，任意时刻的的输出仅仅取决于当时的输入与原来的状态 无关。2. 在下列逻辑电路中，不是组合逻辑电路的是 D 。A.译码器 B.编码器 C.全加器 D.寄存器3. 逻辑状态表如下所示，指出能实现该功能的逻辑部件是（ C ）A. 十进制译码器 B. 二进制译码器 C. 二进制编码器 D. 以上各项都不是 4. 逻辑状态表如下所示，指出能实现该功能的逻辑部件是（ B ）A. 十进制译码器 B. 二进制译码器 C.二进制编码器 D. 以

7、上各项都不是 输入输出DCBAY1Y0000100001001010010100011输入输出BAY0Y1Y2Y30010000101001000101100015.分析下图所示的组合逻辑电路，写出电路的输出逻辑表达式Y1= Y2=ABC6 下图所示的组合逻辑电路的逻辑表达式并分析其逻辑功能Y=A1A0X0+A1A0X1+A1A0X2+A1A0X32.JK触发器的特性态方程是Q*JQ+KQ。3.D触发器的特性方程是Q*D。4.T触发器的特性方程是Q*TQ+TQ。5.JK触发器若J=K，则相当于T触发器7.JK触发器在CP脉冲作用下，欲使Qn+1=1，则输入信号应为 J= 1，K=0。8 .若J

8、K触发器的初态为0，欲在CP作用后仍为0状态，则激励函数JK的值应是（ C ）。AJ=1，K=1 BJ=1，K=0 CJ=0，K=X DJ=X，K=X9.图示D触发器是 （ A ）A.上升沿触发 B.下降沿触发 C.脉冲触发 D.低电平触发10.若JK触发器的初态为1，欲在CP作用后仍保持为1状态，则激励函数JK的值应是 B Or CAJ=1，K=1 BJ=0，K=0 CJ=X，K=0 DJ=X，K=X11. D触发器在CP脉冲作用下，欲使Q*=1，则输入信号应为 D=1 。12. JK触发器在CP脉冲作用下，欲使 , 则对输入信号描述正确的是 （ D ） 。A.J=0；K=0 B. J=0；

9、K=1 C.J=1；K=0 D.J=1；K=1 13.同步RS触发器如图所示，欲使该触发器保持原态，即Qn+1Qn，则输入信号应为（ A ）AS=R0 BS=R1 CS= 1，R0 DS= 0，R1 14 JK触发器在CP脉冲作用下，欲使，则输入信号应为（ A ）A J=K=1 B J=0 K=1 C J=K= D J= K=0 15.JK触发器在CP脉冲作用下，欲使Qn+1=1，则输入信号应为 J= 1，K= 0 。16.由与非门构成的基本RS触发器如图所示，欲使该触发器保持原态，即Qn+1Qn，则输入信号应为B。A=0 B=1 C= 1，0 D= 0，1 17. JK触发器在CP脉冲作用下

10、，欲使Qn+1=0，则输入信号应为（ B ）A J=K=1 B J=0 K=1 C J=K= D J= K=0 18. 触发器的触发方式分为电平触发，脉冲出发，边沿触发三种。19.J和K连在一起时， JK触发器 可以用作T触发器时。1、时序逻辑电路的输出不仅和当前输入有关，而且和以前的输入有关。2、时序逻辑电路是由组合电路和存储电路组成的。3、 74LS160的LD端为同步置数端，RD端为异步置零端。4、在下列逻辑电路中，不是组合逻辑电路的是DA.译码器 B.编码器 C.全加器 D.寄存器7、在下列逻辑电路中那一种是时序逻辑电路DA、译码器 B、编码器 C、全加器 D、寄存器 CLK RD L

11、DEP ET 工作状态 0 1111011101101置零预置数保持保持（但C=0）计数1.脉冲宽度与周期之比为占空比。2.555定时器可以接成施密特触发器，单稳态触发器，多谢振荡器电路3.斯密特触发器中VT+ -称为正向阈值电压, VT-称为 反向阈值电压电压。4.脉冲信号的幅度A是AA 脉冲信号变化的最大值 B脉冲信号变化的最小值 C脉冲信号变化的中间值 5. 能把正弦输入信号转换成矩形波的电路是CA.单稳态触发器 B.多谐振荡器 C.施密触发器 D.边沿触发器6. 接通电源，电路可以自行振荡产生脉冲信号的电路是BA.单稳态触发器 B. 多谐振荡器 C.施密特触发器 D.边沿触发器7.单稳

12、态触发器的输出脉冲的宽度取决于（ C ）A触发脉冲的宽度 B触发脉冲的幅度 C电路本身的电容、电阻的参数 D电源电压的数值8为了提高多谐振荡器频率的稳定性，最有效的方法是（ C ）A提高电容、电阻的精度 B提高电源的稳定度 C采用石英晶体振荡器 C保持环境温度不变10.用555定时器接成的施密特触发器电路中，VCC=12V,没有外接控制电压时，VT+ 的值是8V，VT- 的值是4V。1.半导体存储器从存取功能上可以分为只读存储器和随机存储器。2.存储器的存储量和存储速度是反映系统性能的两个重要指标。3.某台计算机的内存储器设置有10位地址线，8位并行数据输入/输出端，它的最大存储量是1Kb。5. 4K8位的RAM存储器，其地址线为12条、数据线为8条6.衡量半导体存储器的指标有存储量和存储速度。7.图示用ROM实现的组合逻辑电路，试写出输出Y1、Y2的逻辑函数式。