存储器系统概述和主存储器讲稿.ppt

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1、计算机与信息科学系第一页，讲稿共四十九页哦cai27-1 多级结构的存储器系统概述v 存储器的作用 计算机中用来存放计算机中用来存放和和的部件，是计算机的重要组成的部件，是计算机的重要组成 程序和数据的共同特点：二进制位串程序和数据的共同特点：二进制位串 输入设备输出设备入出接口和总线外存设备主存储器高速缓存控 制 器运 算 器第二页，讲稿共四十九页哦cai37-1 多级结构的存储器系统概述v 存储器概述v 能够有两个稳定状态来表示二进制中的“0”和“1”；容易识别，两个状态能方便地进行转换v 一个二进制位（bit）是构成存储器的最小单位；字节Byte（1B=8bits）是数据存储的基本单位。

2、v单元地址是内存单元的唯一标识。v存储器具有两种基本的访问操作：读和写。第三页，讲稿共四十九页哦cai47-1 多级结构的存储器系统概述v 存储器的分类（1）按存储介质分类 半导体器件：半导体存储器（RAM、ROM，用作主存）磁性材料：磁表面存储器（磁盘、磁带，用作辅存）光介质：光盘存储器（用作辅存）（2）按存取方式分类 随机存取存储器：存储器中任何存储单元的内容都能被随机存取，且存取时间和存储单元物理位置无关（主存）顺序存取存储器：存取时间和存储单元的物理位置有关（磁盘、磁带）相联存储器：按内容访问。第四页，讲稿共四十九页哦cai57-1 多级结构的存储器系统概述（3）按存储器的读写功能分类

3、 只读存储器（ROM）：一般隐含指随机存取。读写存储器（RAM）：一般隐含指随机存取。（4）按信息的可保存性分类 永久记忆的存储器：又称非易失性存储器，在断电后还能保存信息（辅存、ROM）非永久记忆的存储器：又称易失性存储器，在断电后信息丢失（主存中的RAM）（5）按在计算机系统中的作用分类 主存储器：又称内存，为主机的一部分，用于存放系统当前正在执行的数据和程序，属于临时存储器。在现代计算机中，主存储器处于全机的中心地位。辅助存储器：又称外存，为外部设备，用于存放暂不用的数据和程序，属于永久存储器。第五页，讲稿共四十九页哦cai67-1 多级结构的存储器系统概述v 存储器的分类综述 第六页，

4、讲稿共四十九页哦cai77-1 多级结构的存储器系统概述v 存储器的性能指标1.存储容量：指存储器可容纳的二进制信息量，描述存储容量的单位是字节或位。v 量化单位：1K210 1M220 1G230 1T240v存储器芯片的存储容量存储单元个数每存储单元的位数 第七页，讲稿共四十九页哦cai87-1 多级结构的存储器系统概述2.存储速度：由以下3个量来衡量。存取时间（Memory Access Time TA）：指启动一次存储器操作到完成该操作所需的全部时间。存取时间愈短，其性能愈好。通常存取时间用纳秒（ns10-9S）为单位。存取周期（Memory Cycle Time TC）：指存储器进行

5、连续两次独立的存储器操作所需的最小间隔时间。通常TCTA。存储器带宽：是单位时间里存储器所能存取的最大信息量，存储器带宽的计量单位通常是位/秒（bps）或字节/秒，它是衡量数据传输速率的重要技术指标。第八页，讲稿共四十九页哦cai97-1 多级结构的存储器系统概述3.存储器的价格：用每位的价格来衡量。设存储器容量为设存储器容量为S S，总价格为，总价格为C C，则位价为，则位价为C/S(C/S(分分/位位)。它不仅包含了存储元件的价格，还包括为该存储器操作它不仅包含了存储元件的价格，还包括为该存储器操作服务的外围电路的价格。服务的外围电路的价格。4.可靠性：指存储器正常工作（正确存取）的性能。

6、5.功耗：存储器工作的耗电量。存储容量、速度和价格的关系：速度快的存储器往往价格较高，容量也较小。速度快的存储器往往价格较高，容量也较小。容量、速度和价格三个指标是相互制约的。容量、速度和价格三个指标是相互制约的。第九页，讲稿共四十九页哦cai10存储器层次通用寄存器Cache主存储器磁盘存储器脱机存储器存储周期10ns1060ns60300ns1030ms220min存储容量512B8KB2MB32MB1GB1GB1TB5GB10TB价格很高较高高较低低材料工艺ECLSRAMDRAM磁表面磁、光等 存储器的主要性能特性比较7-1 多级结构的存储器系统概述第十页，讲稿共四十九页哦cai117-

7、1 多级结构的存储器系统概述v 存储器追求的目标：应能基本满足：应能基本满足CPUCPU对数据的要对数据的要求求：可以满足程序对存储空间的要求：可以满足程序对存储空间的要求：（价格：（价格/位）在用户能够承受位）在用户能够承受范围内范围内第十一页，讲稿共四十九页哦cai127-1 多级结构的存储器系统概述v怎么实现这个目标？v用多级结构存储器把要用的程序和数据，按其使用的急迫程度分段调入存储容量不同、运行速度不同的存储器中，并由硬软件系统统一调度管理 【例】三级结构存储器：cache主存辅助存储器 v选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统一的存储器系统

8、，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，从而达到最优的性能价格比，以满足使用要求。【例】用容量更小但速度最快的 SRAM芯片组成 CACHE，容量较大速度适中的 DRAM芯片组成主存储器，用容量特大但速度较慢的磁盘设备构成辅助存储器。第十二页，讲稿共四十九页哦cai137-1 多级结构的存储器系统概述寄存器组（CPU内）CACHE（高速缓存）主存储器（内存）辅助存储器（外存）小大容量速度快慢 多级结构的存储器系统v 多级结构存储器之间应满足的原则v一致性原则 同一个信息可以处在不同层次存储器中，此时，这一信息在几个级别的存储器中应保持相同的值。v

9、 包含性原则 处在内层的信息一定被包含在其外层的存储器中，反之则不成立，即内层存储器中的全部信息是其相邻外层存储器中一部分信息的复制品。第十三页，讲稿共四十九页哦cai147-1 多级结构的存储器系统概述 程序运行的局部性原理：在一小段时间内，最近被访问过的程序和数据很可在一小段时间内，最近被访问过的程序和数据很可能再次被访问，如：程序循环能再次被访问，如：程序循环：在空间上这些被访问的程序和数据往往集中在一小在空间上这些被访问的程序和数据往往集中在一小片存储区，如：数组存放片存储区，如：数组存放：在访问顺序上，指令顺序执行比转移执行的在访问顺序上，指令顺序执行比转移执行的可能性大可能性大(大

10、约大约 5:1)5:1)以最低廉的价格提供尽可能大的存储空间以最快速的技术实现高速存储访问第十四页，讲稿共四十九页哦cai157-2 主存储器部件的组成与设计v 计算机中存储正处在运行中的程序和数据(或一部分)的部件，通过地址、数据、控制三类总线与CPU等其他部件相连。v 特点：主存储器可以被主存储器可以被CPUCPU直接存直接存取（访问）。取（访问）。一般由半导体材质构成。一般由半导体材质构成。随机存取：读写任意存储单随机存取：读写任意存储单元所用时间是相同的，与单元所用时间是相同的，与单元地址无关。元地址无关。与辅存相比，速度快，价格高与辅存相比，速度快，价格高，容量小。，容量小。地址总线

11、 AB 的位数决定了可寻址的最大内存空间数据总线 DB 的位数与工作频率的乘积正比于最高数据入出量控制总线 CB 指出总线周期的类型和本次读写操作完成的时刻第十五页，讲稿共四十九页哦cai167-2 主存储器部件的组成与设计v 主存储器的读写过程主存储体数据寄存器地址寄存器/WE/CS0/CS1读过程：给出存储单元地址给出存储单元地址给出读命令给出读命令保存读出内容保存读出内容写过程：给出存储单元地址给出存储单元地址给出要写入的数据给出要写入的数据给出写命令给出写命令主存储体第十六页，讲稿共四十九页哦cai177-2 主存储器部件的组成与设计v 半导体存储器的分类 易失性 存储器 非易失性 存

12、储器 半导体存储器 只读 存储器 ROM 随机读写存储器RAM 掩膜 ROM 可编程 ROM（PROM）可擦除 ROM（EPROM）电擦除 ROM（E2PROM）静态 RAM（SRAM）动态 RAM（DRAM）快速擦写存储器（Flash Memory）第十七页，讲稿共四十九页哦cai187-2 主存储器部件的组成与设计v SRAM存储器 v 使用双稳态触发器表示0和1代码。v 电源不掉电的情况下，信息稳定保持（静态）。v 存取速度快，集成度低（容量小），价格高。v 常用作高速缓冲存储器Cache。第十八页，讲稿共四十九页哦cai197-2 主存储器部件的组成与设计地址译码方式：线性译码方式双向

13、译码方式第十九页，讲稿共四十九页哦cai207-2 主存储器部件的组成与设计【例】2114 SRAM存储器（1K4位）2114地址线10根数据线4根A9A0D3D0CSWE片选线写使能OE读使能第二十页，讲稿共四十九页哦cai217-2 主存储器部件的组成与设计v DRAM存储器v 使用半导体器件中分布电容上有无电荷来表示0和1代码。v 读出后信息被破坏；即使电源不掉电的情况下，信息也会丢失，因此需要不断刷新。v 存取速度慢，集成度高（容量大），价格低。v 常用作内存条。第二十一页，讲稿共四十九页哦cai227-2 主存储器部件的组成与设计 4M4位的DRAM第二十二页，讲稿共四十九页哦cai

14、237-2 主存储器部件的组成与设计DRAM的读/写过程第二十三页，讲稿共四十九页哦cai247-2 主存储器部件的组成与设计v SRAM和DRAM的对比比较内容SRAMDRAM存储信息0和1的方式 双稳态触发器 极间电容上的电荷电源不掉电时 信息稳定信息会丢失刷新不需要需要集成度低高容量小大价格高低速度快慢适用场合Cache主存第二十四页，讲稿共四十九页哦cai257-2 主存储器部件的组成与设计存储器类别擦除方式能否单字节修改写机制MROM只读不允许否掩膜位写PROM写一次读多次不允许否电信号EPROM写多次读多次紫外线擦除，脱机改写否电信号E2PROM写多次读多次电擦除，在线改写能电信号

15、Flash Memory写多次读多次电擦除，在线改写否电信号v 几种非易失性存储器的比较第二十五页，讲稿共四十九页哦cai267-2 主存储器部件的组成与设计v 主存储器与CPU的连接v 存储芯片的引脚封装 地址引脚数量与单元数量有关 数据线与单元位数有关第二十六页，讲稿共四十九页哦cai277-2 主存储器部件的组成与设计 存储器容量扩展的三种方法1.位扩展【例】用1K4位的SRAM芯片 1K8位的SRAM存储器 第二十七页，讲稿共四十九页哦cai287-2 主存储器部件的组成与设计2.字扩展 【例】用1K位的SRAM芯片 2K8位的SRAM存储器 分析地址：A A1010用于选择芯片用于选

16、择芯片 A A9 9A A0 0用于选择芯片内的用于选择芯片内的某一存储单元某一存储单元第二十八页，讲稿共四十九页哦cai297-2 主存储器部件的组成与设计3.字位扩展 v 需扩展的存储器容量为M N位,已有芯片的容量为L K位(LM,KN)v 用M/L 组芯片进行字扩展；v 每组内有N/K 个芯片进行位扩展。第二十九页，讲稿共四十九页哦cai307-2 主存储器部件的组成与设计【例】设CPU有16根地址线，8根数据线，并用MREQ#作访存控制信号（低电平有效），用R/W#作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM

17、；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8译码器和各种门电路。要求：（1）主存的地址空间满足下述条件：最小8K地址为系统程序区（ROM区），与其相邻的16K地址为用户程序区（RAM区），最大4K地址空间为系统程序区（ROM区）。（2）请分析存储芯片的片选逻辑，存储芯片的种类、片数（3）画出CPU与存储器的连接图。第三十页，讲稿共四十九页哦cai317-2 主存储器部件的组成与设计：（1）首先根据题目的地址范围写出相应的二进制地址码。0000H1FFFH2000H 5FFFHF000H FFFFH第三十一页，讲稿共四十九页哦cai327-2 主存储器部件的组成与设计（2）选

18、择芯片最小8K系统程序区8K*8位ROM，1片16K用户程序区8K*8位SRAM，2片；4K系统程序工作区4K*8位ROM，1片。（3）分配CPU地址线CPU的低13位地址线A12A0与1片8K*8位ROM和两片8K*8位SRAM芯片提供的地址线相连；将CPU的低12位地址线A11A0与1片4K*8位SRAM芯片提供的地址线相连。（4）译码产生片选信号第三十二页，讲稿共四十九页哦cai337-2 主存储器部件的组成与设计0000H1FFFH2000H 5FFFHF000H FFFFH片内单元选择片选？门电路第三十三页，讲稿共四十九页哦cai347-2 主存储器部件的组成与设计第三十四页，讲稿共

19、四十九页哦cai357-2 主存储器部件的组成与设计【例】设有若干片256K8位的SRAM芯片，问如何构成2048K32位的存储器？需要多少片RAM芯片？该存储器需要多少根地址线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。解：采用字位扩展的方法。SRAMSRAM芯片个数：芯片个数：2048K/256K 2048K/256K 32/8=3232/8=32片片 每每4 4片一组进行位扩展，共片一组进行位扩展，共8 8组芯片进行字扩展组芯片进行字扩展 片选：该存储器需要片选：该存储器需要2121条地址线条地址线A A2020A A0 0，

20、其中高，其中高3 3位用位用于芯片选择接到于芯片选择接到74LS13874LS138芯片的芯片的CBACBA，低，低1818位接到存储器位接到存储器芯片地址。芯片地址。MREQ#MREQ#：作为译码器的使能信号。：作为译码器的使能信号。第三十五页，讲稿共四十九页哦cai367-2 主存储器部件的组成与设计0组 1组 2组 7组000000H03FFFFH040000H07FFFFH1C0000H1FFFFFH第三十六页，讲稿共四十九页哦cai377-2 主存储器部件的组成与设计v设计基本要求需要需要ROMROM来存放监控程序来存放监控程序需要需要RAMRAM供用户和监控程序使用供用户和监控程序

21、使用能够让用户进行扩展能够让用户进行扩展v地址总线：16位，高3位译码产生出片选信号v数据总线：16位，分为内部DB和外部DBv控制总线：时钟信号：与时钟信号：与CPUCPU时钟同步，简化设计时钟同步，简化设计读写信号：由读写信号：由/MIO/MIO，REQREQ和和/WE/WE译码生成内存和译码生成内存和IOIO读写读写信号信号教学计算机的内存储器实例第三十七页，讲稿共四十九页哦cai387-2 主存储器部件的组成与设计v 教学计算机系统的存储器的容量为 10K16位。有有 8192 8192 个存储单元、每个存储单元由个存储单元、每个存储单元由1616位组成的静态存储器芯片位组成的静态存储

22、器芯片58C65ROM58C65ROM有有 2048 2048 个存储单元、每个存储单元由个存储单元、每个存储单元由1616位组成的静态存储器芯片位组成的静态存储器芯片6116RAM6116RAMv为组成 16 位的存储器，必须使用两片芯片完成字长扩展（位扩展）；为达到10K的内容容量，还必须用两片芯片完成存储单元的数量扩展（字扩展）；v为访问 8192 个存储单元，需要使用13位地址，应把地址总线的低13位地址送到每个58C65存储器芯片的地址引脚；v为访问 2048 个存储单元，需要使用11位地址，应把地址总线的低11位地址送到每个6116存储器芯片的地址引脚；v 对地址总线的高位部分进行

23、译码，产生的译码信号送到相应的存储器芯片的片选信号引脚 /CS，用于选择让哪一个地址范围内的存储器芯片工作，保证不同存储器芯片在时间上以互斥方式（分时）运行。v还要向存储器芯片提供读写控制信号/WE，以区分是读、还是写操作，/WE信号为高电平是读，为低是写。第三十八页，讲稿共四十九页哦cai397-2 主存储器部件的组成与设计地址总线低13位高位地址译码给出片选信号/CS0/CS1高八位数据低八位数据/WE 2K*8 bit 8K*8 bit 8K*8 bit 2K*8 bit 译码器131131101FFFH2000H27FFH第三十九页，讲稿共四十九页哦cai407-3 提高存储器系统性能

24、的途径v 解决问题：弥补CPU与主存速度上的差异。v 从存储器角度，解决问题的有效途径：主存采用更高速的技术来缩短存储器的读出时间，主存采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长。或加长存储器的字长。在每个存储器周期中存取几个字（多体交叉存储）在每个存储器周期中存取几个字（多体交叉存储）。采用并行操作的多端口存储器。采用并行操作的多端口存储器。在在CPUCPU和主存之间加入一个高速缓冲存储器（和主存之间加入一个高速缓冲存储器（CacheCache），以缩短读出时间。，以缩短读出时间。第四十页，讲稿共四十九页哦cai417-3 提高存储器系统性能的途径v 动态存储器系统的快速读写

25、技术 快速页式工作技术快速页式工作技术：连续读写属于同一行的多个列中的数据，连续读写属于同一行的多个列中的数据，其行地址只需在第一次读写时送入（锁存），之后保持不变，则其行地址只需在第一次读写时送入（锁存），之后保持不变，则每次读写属于该行的多个列中的数据时，仅锁存列地址即可，从每次读写属于该行的多个列中的数据时，仅锁存列地址即可，从而省掉了锁存行地址时间，也就加快了主存储器的读写速度。而省掉了锁存行地址时间，也就加快了主存储器的读写速度。第四十一页，讲稿共四十九页哦cai427-3 提高存储器系统性能的途径v 主存储器的并行读写技术 并行读写能够使主存储器在一个工作周期或略多一点的时间内读并

26、行读写能够使主存储器在一个工作周期或略多一点的时间内读出多个主存字。在静态和动态的存储器都可使用并行读写技术。出多个主存字。在静态和动态的存储器都可使用并行读写技术。主要有两种方案：主要有两种方案：一体多字：一体多字：加宽每个主存单元的宽度加宽每个主存单元的宽度 优点：降低平均读出时间，为原来的几分之一优点：降低平均读出时间，为原来的几分之一 缺点：需要位数足够多的寄存器缓存数据，多次送数据总线缺点：需要位数足够多的寄存器缓存数据，多次送数据总线主存储器WWWWARDB第四十二页，讲稿共四十九页哦cai437-3 提高存储器系统性能的途径 多体交叉编址：多体交叉编址：利用程序运行的局部性原理利

27、用程序运行的局部性原理，把主存储器分为几把主存储器分为几个独立读写、字长为为一个主存字的存储体，通过合理的组织，个独立读写、字长为为一个主存字的存储体，通过合理的组织，使几个存储体协同工作。使几个存储体协同工作。结构特点：多体交叉存储器由M个的存储体（或称存储模块）组成，每个存储体有相同的容量和存取速度，又有各自独立的地址寄存器、地址译码器、读写电路和驱动电路。第四十三页，讲稿共四十九页哦cai447-3 提高存储器系统性能的途径 两种读写方式：同时启动读写方式、两种读写方式：同时启动读写方式、顺序轮流启动顺序轮流启动读写方读写方式式第四十四页，讲稿共四十九页哦cai457-3 提高存储器系统

28、性能的途径v 访问：CPU同时送出的M个地址，只要他们分属于M个存储体，访问就不会冲突；由存储器控制部件控制它们分时使用数据总线进行信息传递。v 适合采用流水线方式并行存取，虽然每个存储体的存储周期没变，但是当CPU连续访问一个字块时，可以大大提高存储器的带宽。第四十五页，讲稿共四十九页哦cai467-3 提高存储器系统性能的途径v 成组数据传送（Burst mode）目的：提高数据总线的输入输出能力目的：提高数据总线的输入输出能力 传送一次地址，连续在总线上传送多个数据传送一次地址，连续在总线上传送多个数据 需要需要CPUCPU支持（支持（PCPC机机486486以上）、主存储器支持（多以上

29、）、主存储器支持（多体结构、体结构、EDOEDO技术等）技术等）第四十六页，讲稿共四十九页哦cai477-3 提高存储器系统性能的途径v 双端口存储器 特点：同一个存储器具有左右两个端口，具有两组相互独立的读写控制线路，允许两个独立的CPU或控制器同时异步地访问存储单元，是一种高速工作的存储器。其最大的特点是存储数据共享。第四十七页，讲稿共四十九页哦cai487-3 提高存储器系统性能的途径 访问冲突：当左端口和右端口的地址不相同时，在两个端口上同时进行读写操作，不会发生冲突。若左、右端口同时访问相同的存储单元，则会发生读写冲突。解决方法：判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口，即置其忙信号BUSY#=0。第四十八页，讲稿共四十九页哦cai感谢大家观看第四十九页，讲稿共四十九页哦