常用组合逻辑部讲稿.ppt

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1、关于常用组合逻辑部第一页，讲稿共八十九页哦第第5章章 常用组合逻辑部件常用组合逻辑部件第二页，讲稿共八十九页哦5.1 加法器加法器第三页，讲稿共八十九页哦1、半加器、半加器5.1.1 半加器和全加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数本位的和向高位的进位第四页，讲稿共八十九页哦2、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相

2、加，求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。第五页，讲稿共八十九页哦iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBAB

3、AmmC111153)()(全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号=1&AiBiCi-1SiCi (a)逻辑图 (c)国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b)曾用符号CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS第六页，讲稿共八十九页哦11iiiiiiiCBCABAC 用与门和或门实现用与门和或门实现1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci111 Ai Bi Ci-1&第七页，

4、讲稿共八十九页哦 用与或非门实现用与或非门实现 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。为此，合并值为0的最小项。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACC第八页，讲稿共八十九页哦CiSi&1&1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC第九页，讲稿共八十

5、九页哦实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器5.1.2 加法器加法器：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不高。第十页，讲稿共八十九页哦2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）iiiBAG iiiBAP进位生成项进位生成项进位传递条件进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230

6、123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加法位超前进位加法器递推公式器递推公式第十一页，讲稿共八十九页哦S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&第十二页，讲稿共八十九页哦 16 15 14 13 12 11 10 974LS283 1

7、2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法

8、器4 位加法器C15 C11 C7 C3 C0-1加法器的级连加法器的级连集成二进制集成二进制4位超位超前进位加法器前进位加法器第十三页，讲稿共八十九页哦5.1.3 加法器的应用加法器的应用1、8421 BCD码转换为余码转换为余3码码 BCD 码 0 0 1 1余 3 码 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=

9、B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。第十四页，讲稿共八十九页哦3、二、二-十进制加法器十进制加法器C&进位输出被加数加数“0”1&8421 BCD 输出 S3 S2 S1 S0C3 4 位二进制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 4 位二进制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0进位输入13233SSSSCC修正条件修正条件第十五页，讲稿共八十九页哦5.2 数值比较器数值比较器第十六页，讲稿共八十九页哦用来完成两个二进制数的大小比较

10、的逻辑电路称为数值比较器，简称比较器。5.2.1 1位数值比较器位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。A BL1(AB)L2(AB)L3(A=B)L2(AB AB AB3A3B2A2B1A1B0A0B、AB AB)L2(AB)L3(A=B)111&1111111111&1&逻辑图逻辑图第二十一页，讲稿共八十九页哦5.2.3 比较器的级联比较器的级联 16 15 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB ABAB AB ABA

11、B AB ABAB AB、AB ABAB AB ABAB AB ABAB AB必须预先预置为0，最低4位的级联输入端AB AB AB AB AB AB AB AB AB AB AB A=B第二十四页，讲稿共八十九页哦5.3 编码器编码器第二十五页，讲稿共八十九页哦实现编码操作的电路称为编码器。输入输 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 15.3.1 二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输输入入8个互斥的信号输个互斥的信号输出出3位二进制代码位二进制代码真真值值表表第二十六页，讲稿共

12、八十九页哦753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a)由或门构成(b)由与非门构成111&逻逻辑辑表表达达式式逻辑图逻辑图第二十七页，讲稿共八十九页哦2、3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0

13、 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表第二十八页，讲稿共八十九页哦12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式第二十九页，讲稿共八十九页哦逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I

14、3 I2 I1 I08线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。第三十页，讲稿共八十九页哦3、集成、集成3位二进制优先编码器位二进制优先编码器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a)引脚排列图(b)逻辑

15、功能示意图ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX 0表示是编码输出；YEX 1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148第三十一页，讲稿共八十九页哦输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1

16、 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效第三十二页，讲稿共八十九页哦 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0

17、 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器优先级别从015 II递降第三十三页，讲稿共八十九页哦输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 15.3.2 二二-十进制编码器十进制编码

18、器1、8421 BCD码编码器码编码器输输入入10个互斥的数码输个互斥的数码输出出4位二进制代码位二进制代码真真值值表表第三十四页，讲稿共八十九页哦9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑表达式逻辑表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a)由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b)由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图第三十五页，讲稿共八十九页哦I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2

19、 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD码优先编码器码优先编码器真值表真值表优先级别从 I9至 I0递降第三十六页，讲稿共八十九页哦逻辑表达式逻辑表达式12468346856878912345678934567895678978990245893458

20、9689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY第三十七页，讲稿共八十九页哦逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01&1&1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421

21、BCD 码优先编码器。10线-4线优先编码器第三十八页，讲稿共八十九页哦 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10线线-4线优先编码器线优先编码器输入端和输出端都是低电平有效第三十九页，讲稿共八十九页哦5.4 译码器译码器第四十页，讲稿共八十九页哦译码器就是把一种代码转换为另一种代码的电路。把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。5.4.1 二进制译码器二进制译码器设二进制译码器的输入端为n个，则输

22、出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。第四十一页，讲稿共八十九页哦1、3位二进制译码器位二进制译码器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0

23、0 1真值表真值表输输入入：3位二进制代码输位二进制代码输出出：8个互斥的信号个互斥的信号第四十二页，讲稿共八十九页哦01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列3 线-8 线译码器第四十三页，讲稿共八十九页哦2、集成二进制译码器、集成二进制译码器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC

24、Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a)引脚排列图(b)逻辑功能示意图A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、为选通控制端。当G11、时，译码器处于工作状态；当G10、时，译码器处于禁止状态。07YYAG2BG2022BAGG122BAGG第四十四页，讲稿共八十九页哦真值表真值表输 入使 能选 择输 出G1 2GA2 A1 A0

25、01234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效BAGGG222第四十五页，讲稿共八十九页哦Y0 Y1 Y2

26、 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能译码输出 A0A1A2 A3 “1”译码输入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73、74LS138的级联的级联4 线-16 线译码器第四十六页，讲稿共八十九页哦二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根

27、输出线，所以又称为4线-10线译码器。5.4.2 二二-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。第四十七页，讲稿共八十九页哦A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0

28、0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表第四十八页，讲稿共八十九页哦01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&逻辑表达式逻辑表达式逻辑图逻辑图采用完

29、全译码方案第四十九页，讲稿共八十九页哦 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&将与门换成与非门，则输出为反变量，即为低电平有效。第五十页，讲稿共八十九页哦、集成、集成8421 BCD码译码译码器码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8

30、Y9A0 A1 A2 A3(a)引脚排列图(b)逻辑功能示意图输出为反变量，即为低电平有效，并且采用完全译码方案。第五十一页，讲稿共八十九页哦abcdefgh a b c d a f b e f g h g e c d(a)外形图(b)共阴极(c)共阳极+VCCabcdefgh5.4.3 显示译码器显示译码器1、数码显示器、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。第五十二页，讲稿共八十九页哦第五十三页，讲稿共八十九页哦b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极

31、第五十四页，讲稿共八十九页哦2、显示译码器、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表第五十五页，讲稿共八十九页哦 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡诺图的卡诺图第五十六页，讲稿共八十九页哦 A3A2A1A000011110001110110111111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc第五十七页，讲稿共八十九页哦 A3A2A1A000011110001010101011101011d的

32、卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAAAAAAAAd0102AAAAe第五十八页，讲稿共八十九页哦 A3A2A1A000011110001110101111001001f的卡诺图的卡诺图 A3A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf1212013AAAAAAAg第五十九页，讲稿共八十九页哦逻辑表达式逻辑表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAA

33、AAAAAAAdAAAcAAAAAbAAAAAAAa第六十页，讲稿共八十九页哦逻辑图逻辑图a b c d e f g A3 A2 A1 A01111&第六十一页，讲稿共八十九页哦2、集成显示译码器、集成显示译码器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引脚排列图引脚排列图第六十二页，讲稿共八十九页哦输 入输 出功 能 或十 进 制 数LT RBIA3 A2 A1 A0RBOBI/a b c d e f gRBOBI/(灭 灯)LT(试 灯)R

34、BI(动 态 灭 零)0 1 0 0 0 0 00(输 入)100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1

35、 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表第六十三页，讲稿共八十九页哦由真值表可以看出，为了增强器件的功能，在 74LS48 中还设置了一些辅助端。这些辅助端的功能如下：（1）试灯输入端LT：低电平有效。当LT0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。（2）动态灭零输

36、入端RBI：低电平有效。当LT1、RBI0、且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0。如数据0034.50 可显示为 34.5。（3）灭灯输入/动态灭零输出端RBOBI/：这是一个特殊的端钮，有时用作输入，有时用作输出。当RBOBI/作为输入使用，且RBOBI/0 时，数码管七段全灭，与译码输入无关。当RBOBI/作为输出使用时，受控于LT和RBI：当LT1 且RBI0 时，RBOBI/0；其它情况下RBOBI/1。本端钮主要用于显示多位数字时，多个译码器之间的连接。辅助端功能辅助端功能第六十四页，讲稿共八十九

37、页哦7653174211)7,6,5,3(),()7,4,2,1(),(mmmmmCBACmmmmmCBASiiiiiiii5.4.4 译码器的应用译码器的应用1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。第六十五页，讲稿共八十九页哦2、用二进制译码器实现码制变换、用二进

38、制译码器实现码制变换Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码8421码码第六十六页，讲稿共八十九页哦Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码余余3码码第六十七页，讲稿共八十九页哦Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码2421码码第六十八页，讲稿共八十九页哦10 0 0 0 0 0 0 0 1 0 0 1小数点0 0 1 1 0 1 1 1 0 0 0

39、 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A03、数码显示电路的动态灭零、数码显示电路的动态灭零整数部分：高位的RBOBI/与低位的RBI相连小数部分：低位的RBOBI/与高位的RBI相连第六十九页，讲稿共八十九页哦5.5 数据选择器数据选择器第七十页，讲稿共八十九页哦5.5.1 4选选1数据选择器数据选择器输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D3300130120110

40、10iiimDAADAADAADAADY真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。第七十一页，讲稿共八十九页哦逻辑图逻辑图1111D0 D1 D2 D3A1A0&1Y第七十二页，讲稿共八十九页哦5.5.2 集成数据选择器集成数据选择器 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成双集成双4选选1数据选择器数据选择器74LS153输 入输 出 S D A1 A0 Y1 0 D0

41、0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。第七十三页，讲稿共八十九页哦集成集成8选选1数数据选择器据选择器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimD

42、AAADAAADAAADYS0时S1 时，选择器被禁止，无论地址码是什么，Y 总是等于 0第七十四页，讲稿共八十九页哦输 入输 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表第七十五页，讲稿共八十九页哦 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8

43、D7 D0A3A2A1A0S2S1Y2Y1YY2Y1数据选择器的扩展数据选择器的扩展A30 时，1S0、2S1，片(2)禁止、片(1)工作A31时，1S1、2S0，片(1)禁止、片(2)工作第七十六页，讲稿共八十九页哦5.5.3 用数据选择器实现逻辑函数用数据选择器实现逻辑函数基本原理基本原理数据选择器的主要特点：120niiimDY（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。第

44、七十七页，讲稿共八十九页哦基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 ABCBACBALn个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。第七十八页，讲稿共八十九页哦求求Di 3 （1）公式法）公式法函数的标准与或表达式：103210mmCmCmABCBACBAL4选1数据选择器输出信号的表达式：33221100DmDmDmDmY比较L和Y，得：103210DDCDCD、3 第七十九页，讲稿共八十九页哦画连线图

45、画连线图 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 第八十页，讲稿共八十九页哦求求Di的的方法方法（2）真值表法）真值表法miA B CLm00 0 00 0 101m10 1 00 1 110m21 0 01 0 100m31 1 01 1 111C=1时时L=1，故，故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C第八十一页，讲稿共八十九页哦求求Di的的方法方法（3）图形法）图形法 AB C000111100011011010D0D1D3D2103210DDCDCD、第八十二页，讲稿共八十九页哦

46、)13,12,11,10,9,5,4,3,0(),(mDCBAL用数据选择器实现函数：例例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C ABCD00011110001110010111111001100001求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1第八十三页，讲稿共八十九页哦D D 1 0 D 1 1 0 A B C 0LY74LS151D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 EN画连线图第八十四页，讲稿共八十九页哦5.6 数据分配器数据分配器第八十五页，讲稿共八十九页哦5.6.1 1路路-4路数据分配器路数据分配器由

47、地址码决定将输入数据送给哪路输出。输 入输出A1 A0Y0 Y1 Y2 Y3D0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据013012011010 ADAYADAYAADYAADY第八十六页，讲稿共八十九页哦逻辑图逻辑图11DA1 A0Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADY第八十七页，讲稿共八十九页哦5.6.集成数据分配器及其应用集成数据分配器及其应用集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。G2BG1G2A 数据输出1 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0 D由由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端第八十八页，讲稿共八十九页哦感谢大家观看感谢大家观看第八十九页，讲稿共八十九页哦