2022年2022年集成电路版图设计报 .pdf

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1、集成电路版图设计报告1/10集成电路版图设计报告一设计目的：1.通过本次实验，熟悉L-edit软件的特点并掌握使用L-edit软件的流程和设计方法；2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路版图设计的准则以及各个图层的含义和设计规则；3.掌握数字电路的基本单元CMOS 的版图，并利用 CMOS 的版图设计简单的门电路，然后对其进行基本的DRC 检查；4.掌握C)B(AF的掩模板设计与绘制。二设计原理：1、版图设计的目标：版图（layout）是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。

2、版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面：满足电路功能、性能指标、质量要求；尽可能节省面积，以提高集成度，降低成本；尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。2、版图设计的内容：布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。名师资料总结-精品资料欢迎下载-名师精心整理-第 1 页，共 9 页 -集成电路版图设计报告2/10布线：设计走线，实现管间、门间、单元间的互连。尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。版图编辑（Layout

3、Editor）:规定各个工艺层上图形的形状、尺寸和位置。布局布线（Place and route）：给出版图的整体规划和各图形间的连接。版图检查（Layout Check）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic）。三设计规则（Design Rul e）：设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几

4、何规则、电学规则以及走线规则。其中几何设计规则通常有两类：微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。准则：用单一参数 表示版图规则，所有的几何尺寸都与 成线性比例。设计规则分类如下：1.拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。2.设计规则（相对值）：最小宽度 w=m、最小间距 s=n、最短露头 t=l、离周边最短距离 d=h（由 IC 制造厂提供，与具体的工艺类型有关，m、n、l、h 为比例因子，与图形类形有关）。宽 度 规 则（width rule）：宽 度 指 封 闭 几 何 图形 的 内 边 之 间 的 距离。名师资料总结-精品

5、资料欢迎下载-名师精心整理-第 2 页，共 9 页 -集成电路版图设计报告3/10 间距规则（Separation rule）：间距指各几何图形外边界之间的距离。同一工艺层的间距(spacing)不同工艺层的间距(separation)交叠规则（Overlap rule）交叠有两种形式：（1）一几何图形内边界到另一图形的内边界长度（intersect）（2）一几何图形外边界到另一图形的内边界长度（enclosure）Intersect enclosure 因为物理结构直接决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理版图的设计与整个电路的性能（面积、速度、功耗）关系密切。

6、另一方面，逻辑门精密的版图设计需要花费很多的时间与精力。这在按照严格的限制对电路的面积和性能进行优化时是非常需要的。但是，对大多数数字VLSI 电路的设计来说，自动版图生成是更好的选择（如用标准单元库，计算机辅助布局布线）。为判断物理规范和限制，VLSI 设计人员对物理掩膜版图工艺必须有很好的了解。因为物理结构直接决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理版图的设计与整个电路的性能（面积、速度、功耗）关系密切。CMOS 逻辑门掩膜版图的设计是名师资料总结-精品资料欢迎下载-名师精心整理-第 3 页，共 9 页 -集成电路版图设计报告4/10一个不断反复的过程。首先是电

7、路布局（实现预期的逻辑功能）和晶体管尺寸初始化（实现期望的性能规范）。绘制出一个简单的电路版图，在图上显示出晶体管位置、管间的局部互连和接触孔的位置。MOSIS版图设计规则（步骤举例）：名师资料总结-精品资料欢迎下载-名师精心整理-第 4 页，共 9 页 -集成电路版图设计报告5/10有了合适的版图结构后，就可以根据版图设计规则利用版图编辑工具绘出掩膜层。这个过程可能需要多次反复以符合全部的设计规则，但基本布局不应有太大的改变。进行 DRC（设计规则检查）之后，就在完成的版图上进行电路参数提取来决定实际的晶体管尺寸，更重要的是确定每个节点的寄生电容。提取步骤完成后，提取工具会自动生成一个详细的

8、 SPICE输入文件。在就可以使用提取的网表通过SPICE仿真确定电路的实际性能，如果仿真出的电路性能（如瞬态响应时间或功耗）与期望值不相符，就必须对版图进行修改并重复上面的过程。版图修改主要是对晶体管尺寸中的宽长比进行修改。这是因为管子的宽长比决定器件的跨导和寄生源极和漏极电容。为了减小寄生效应，设计者也必须考虑对电路结构进行局部甚至全部的修改。掩膜版图设计流程图:名师资料总结-精品资料欢迎下载-名师精心整理-第 5 页，共 9 页 -集成电路版图设计报告6/10四设计内容：1、设计一个 CMOS 反相器：要求：采用 N阱工艺完成 CMOS 反相器版图的设计。解析：P 型 MOS 管必须放在

9、 n 阱区。PMOS 的有源区、n 阱和 n区的最小重叠区决定n 阱的最小尺寸。n有源区同 n 阱间的最小间距决定了nMOS 管和 pMOS 管的距离。通常，将 nMOS 管和 pMOS 管的多晶硅栅极对准，这样可以由最小长度的多晶硅线条组成栅极连线。在一般版图中要避免出现长的多晶硅连接的原因在于多晶硅线条过高的寄生电阻和寄生电容会导致明显的RC延时。掩膜版图的最后一步是在金属中形成输出节点VDD和 GND接触孔间的局部互连。掩膜版图中的金属线尺寸通常由金属最小宽度和最小金属间距（同一层上的两条相邻线间）决定。为了得到合适的偏置，n 阱区必须也有一个VDD 接触孔。每当有源区被 nSelect

10、 包围时就形成 n+每当有源区被 pSelect 包围时就形成 p+每当多晶穿越 n+区时就形成 nFET 每当多晶穿越 p+区时就形成 pFET 若无接触孔（有源区接触、多晶接触、通孔），n+、p+、多晶硅、各层金属即使相互交叉，也不会形成电连接2、设计C)B(AF：设计规则：多晶硅最小宽度为2解析：设计步骤大体和COMS 反相器差不多，只是过比CMOS 反相器复杂，需注意各层之间的连接关系。名师资料总结-精品资料欢迎下载-名师精心整理-第 6 页，共 9 页 -集成电路版图设计报告7/10五版图绘制结果：1 CMOS反相器的版图设计结果有错误的版图正确的版图名师资料总结-精品资料欢迎下载-

11、名师精心整理-第 7 页，共 9 页 -集成电路版图设计报告8/102.C)B(AF的版图设计结果：有错误的结果正确的版图名师资料总结-精品资料欢迎下载-名师精心整理-第 8 页，共 9 页 -集成电路版图设计报告9/10六版图设计与绘制的体会总结：通过这次 L-edit软件的训练，我已经初步的掌握了L-edit软件的基本操作方法，并能够独立的运用该软件设计版图，灵活的根据要求绘制版图，我想这对我今后学习或者工作大有裨益，今后，我要更多的运用该软件，达到熟练掌握的目的，在我们锻炼动手能力的同时，学到更多的有关专业知识。这次版图设计我做的是CMOS 反相器和C)B(AF的设计。在我做集成电路版图

12、设计过程中的困难之一是分不清楚集成器件的工艺层次结构。第一次使用L-edit软件设计版图设计的过程中，对于工艺部分的尺寸调节这个环节是个相当繁琐的工作。不过在后来的摸索中我熟悉使用了Bottom left corner and dimensions的调节规则，方便了我后来的版图设计与调节。在做集成电路版图设计的过程中，我觉得这样做可以提高版图制作效率。再设计出电路的前提下，熟悉设计规则后，在编辑界面上先依据设计规则大概绘制出版图结构，进行 DRC 仿真后再依次改正错误。调节各部分尺寸的过程中show box coordinates项选择 Bottom left corner and dimensions，我觉得这个调节相对比较方便。尽管在集成电路版图设计的过程中遇到了很多问题，但是通过这次集成电路版图设计让我再次认识到英语以及自我学习能力的重要性。名师资料总结-精品资料欢迎下载-名师精心整理-第 9 页，共 9 页 -