2022年智能函数发生器EDA设计资料 .pdf

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1、1 湖 南 商 学 院 EDA 技 术 及 应 用 课 程 设 计(实 习)报 告题目智能函数发生器姓名:黄亚珍学号:070910051 专业:电子信息工程班级:电信 0702 指导教师:陈勇职称:副教授计算机与电子工程学院2010 年 1 月名师资料总结-精品资料欢迎下载-名师精心整理-第 1 页，共 27 页 -2 课程设计(实习)评审表姓 名黄亚珍学 院电子信息工程学 号070910051 专业班级电信 0702 题 目智能函数发生器评审意见评审成绩指导教师签名职称评审时间年月日名师资料总结-精品资料欢迎下载-名师精心整理-第 2 页，共 27 页 -3 课程设计(实习)作品验收表题目智

2、能函数发生器参与人员姓 名黄亚珍班 级电信 0702 学 号070910051 设计任务与要求：作品完成情况：验收情况：验收教师签名：_ 年月日名师资料总结-精品资料欢迎下载-名师精心整理-第 3 页，共 27 页 -4 目录1 设计任务及要求.11.1设计任务.11.2设计要求.12 总体设计方案.13 各模块详细设计及实现.23.1下降斜坡信号产生.23.1.1 详细设计.23.1.2 设计实现.23.2上升斜坡信号产生.33.2.1 详细设计.33.2.1 设计实现.33.3正弦信号产生.43.3.1 详细设计.43.3.2 设计实现.43.4阶梯信号产生.63.4.1 详细设计.63.

3、4.2 设计实现.63.5方波信号产生.73.5.1 详细设计.73.5.2 设计实现.7名师资料总结-精品资料欢迎下载-名师精心整理-第 4 页，共 27 页 -5 3.6三角波信号产生.83.6.1 详细设计.83.6.2 设计实现.83.7信号选择.93.7.1 详细设计.93.7.2 设计实现.93.8顶层原理图.103.8.1 详细设计.103.8.2 设计实现.104 软件仿真.115 硬件实现.125.1引脚锁定.125.2硬件测试.136 心得体会.136.1遇到的问题及解决方法.136.2感想.13参考文献.13附件.14名师资料总结-精品资料欢迎下载-名师精心整理-第 5

4、页，共 27 页 -1 智能函数发生器摘要自己写关键字自己写1 设计任务及要求1.1 设计任务1.2 设计要求2 总体设计方案（自己看书上面有）该设计主要分为8 个模块，前 6 个模块是波形的VHDL 描述模块；第七个模块的波形选择模块，也是用VHDL 语言进行描述，用于选择何种波形进行最后的输出；最后一个模块是顶层原理图模块，是将前7 个模块连接在一起构成完整的只能函数发生器。具体的总体设计方框图如下：名师资料总结-精品资料欢迎下载-名师精心整理-第 6 页，共 27 页 -2 图 1 总体设计方框图3 各模块详细设计及实现3.1 下降斜坡信号产生3.1.1 详细设计见书3.1.2 设计实现

5、具体 VHDL 语言描述如下：entity deslope is-实体port(clk,reset:in std_logic;-输入端口定义，为标准逻辑位q:out std_logic_vector(7 downto 0)-输出端口定义，为 8 位标准逻辑矢量);end deslope;architecture behave of deslope is-结构体begin 顶层原理图波形选择下降斜坡信号方波信号阶梯波信号上升斜坡信号正弦波信号三角波信号名师资料总结-精品资料欢迎下载-名师精心整理-第 7 页，共 27 页 -3 process(reset,clk)-进程variable cnt:

6、std_logic_vector(7 downto 0):=11111111;-定义变量 CNT begin if reset=0 then cnt:=(others=1);-当 RESET为 0 时，输出 Q 为 1 elsif clkevent and clk=1 then-当时钟上升沿到来时，判断变量CNT if cnt=00000000 then 是否为 0，即降到最地点cnt:=(others=1);-若 CNT 为 0，则置为全 1 else cnt:=cnt-1;-否则，CNT 减 1 end if;end if;q0);-当 RESET为 0 时，重置为，输出置为0 elsif

7、 clkevent and clk=1 then-当时钟上升沿到来时，判断 CNT 是否为if cnt=11111111 then 最大值cnt:=(others=0);-若 CNT 为最大值，置为全0 else cnt:=cnt+1;-否则，CNT 加 1 end if;end if;q=cnt;-将变量 CNT 赋值给输出 Q end process;-进程结束end behave;-结构体结束3.3 正弦信号产生3.3.1 详细设计见书3.3.2 设计实现具体 VHDL 语言描述如下：entity sinwave is-实体port(clk,reset:in std_logic;-端口定

8、义q:out integer range 0 to 255);-输出为正整数end sinwave;-实体结束architecture behave of sinwave is-结构体begin process(clk,reset)-进程variable cnt:integer range 0 to 63;-定义变量 CNT 为常数begin 名师资料总结-精品资料欢迎下载-名师精心整理-第 9 页，共 27 页 -5 if reset=0 then qqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqq0);-当 R

9、ESET 为 0 时，CNT 置 0 elsif clkevent and clk=1 then-当时钟上升沿来到时if temp=0 then-标志 TEMP 为 0 时，进行 CNT 赋值if cnt=11111111 then-CNT 到最大值时，置0 cnt:=(others=0);temp:=1;名师资料总结-精品资料欢迎下载-名师精心整理-第 11 页，共 27 页 -7 else cnt:=cnt+16;temp:=1;-否则，CNT 加 16（阶梯常数）end if;-CNT 值改变后，标志TEMP 置 1 else temp:=0;-标志 TEMP 为其他值时，进行TEMP

10、置 0 end if;end if;q=cnt;-将 CNT 赋值给输出信号Q end process;-进程结束end behave;-结束结构体3.5 方波信号产生3.5.1 详细设计见书。3.5.2 设计实现具体 VHDL 语言描述如下：entity square is-实体port(clk,reset:in std_logic;-端口定义q:out std_logic_vector(7 downto 0);end square;architecture behave of square is-结构体signal temp:std_logic;-定义标志变量 TEMP begin pro

11、cess(clk,reset)-进程，敏感信号为CLK,RESET variable cnt:integer;-定义变量 CNT，用于计数begin if reset=0 then temp=0;-RESET 有效时，标志 TEMP 置为 0 elsif clkevent and clk=1 then-当时钟信号上升沿到来时if cnt63 then-CNT 为 64 进制计数量，到 63 时置 0 cnt:=cnt+1;-否则 CNT 加 1 名师资料总结-精品资料欢迎下载-名师精心整理-第 12 页，共 27 页 -8 else cnt:=0;temp=not temp;-64 个时钟周期

12、后，TEMP 取反end if;end if;end process;-进程结束q=11111111 when temp=1 else-根据 TEMP 的值来确定输出00000000;end behave;-结构体结束3.6 三角波信号产生3.6.1 详细设计见书3.6.2 设计实现entity triangle is-实体port(clk,reset:in std_logic;-端口定义q:out std_logic_vector(7 downto 0);end triangle;architecture behave of triangle is-结构体begin process(clk,

13、reset)-进程variable cnt:std_logic_vector(7 downto 0);-定义计数变量 CNT variable temp:std_logic;-定义标志变量 TEMP begin if reset=0 then cnt:=00000000;-RESET 为 0 时，CNT 为 0 elsif clkevent and clk=1 then-当时钟上升沿到来时if temp=0 then-TEMP 为 0 时，CNT 递减if cnt=00000001 then cnt:=00000000;名师资料总结-精品资料欢迎下载-名师精心整理-第 13 页，共 27 页

14、-9 temp:=1;-CNT 为最小值时，TEMP 值 1 else cnt:=cnt-1;end if;elsif temp=1 then-TEMP 为 1 时，CNT 递增if cnt=11111110 then cnt:=11111111;temp:=0;-CNT 为最大值时，TEMP 置 0 else cnt:=cnt+1;end if;end if;end if;q=cnt;-将 CNT 赋值给输出信号 Q end process;-进程结束end behave;-结构体结束3.7 信号选择3.7.1 详细设计实体部分主要是端口定义。7 个输入信号，一个选择信号CHIOCE,D0

15、至 D5 为输入端口，是 8 位的标准逻辑矢量。1 个输出信号 Q。结构体部分描述实体的功能，根据不同的选择信号CHOICE 值的不同将端口D0 到D5 的值从 Q 进行输出。这部分用的并行条件赋值语句。3.7.2 设计实现具体 VHDL 语言描述如下：entity select6 is-实体port(choice:in std_logic_vector(2 downto 0);-端口定义d0,d1,d2,d3,d4,d5:in std_logic_vector(7 downto 0);q:out std_logic_vector(7 downto 0);end select6;archite

16、cture behave of select6 is 名师资料总结-精品资料欢迎下载-名师精心整理-第 14 页，共 27 页 -10 begin-根据不同 CHOICE 的值进行选择输出q0);elsif clkevent and clk=1 then if cnt=11111111 then cnt:=(others=0);else cnt:=cnt+1;end if;end if;q1);elsif clkevent and clk=1 then if cnt=00000000 then cnt:=(others=1);else cnt:=cnt-1;end if;end if;q=cn

17、t;end process;end behave;正弦波设计：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sinwave is 名师资料总结-精品资料欢迎下载-名师精心整理-第 20 页，共 27 页 -16 port(clk,reset:in std_logic;q:out integer range 0 to 255);end sinwave;architecture behave of sinwave is begin process(clk,reset)variable

18、cnt:integer range 0 to 63;begin if reset=0 then qqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqqq0);elsif clkevent and clk=1 then if temp=0 then if cnt=11111111 then cnt:=(others=0);temp:=1;else cnt:=cnt+16;temp:=1;end if;else temp:=0;end if;end if;q=cnt;end process;end behave;方波设计：l

19、ibrary ieee;use ieee.std_logic_1164.all;entity square is port(clk,reset:in std_logic;q:out std_logic_vector(7 downto 0);end square;architecture behave of square is 名师资料总结-精品资料欢迎下载-名师精心整理-第 23 页，共 27 页 -19 signal temp:std_logic;begin process(clk,reset)variable cnt:integer;begin if reset=0 then temp=0

20、;elsif clkevent and clk=1 then if cnt63 then cnt:=cnt+1;else cnt:=0;temp=not temp;end if;end if;end process;q=11111111 when temp=1 else 00000000;end behave;三角波设计：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity triangle is port(clk,reset:in std_logic;q:out std_logic_ve

21、ctor(7 downto 0);end triangle;名师资料总结-精品资料欢迎下载-名师精心整理-第 24 页，共 27 页 -20 architecture behave of triangle is begin process(clk,reset)variable cnt:std_logic_vector(7 downto 0);variable temp:std_logic;begin if reset=0 then cnt:=00000000;elsif clkevent and clk=1 then if temp=0 then if cnt=00000001 then cn

22、t:=00000000;temp:=1;else cnt:=cnt-1;end if;elsif temp=1 then if cnt=11111110 then cnt:=11111111;temp:=0;else cnt:=cnt+1;end if;end if;end if;q=cnt;end process;end behave;选择模块设计：library ieee;use ieee.std_logic_1164.all;名师资料总结-精品资料欢迎下载-名师精心整理-第 25 页，共 27 页 -21 entity select6 is port(choice:in std_logi

23、c_vector(2 downto 0);d0,d1,d2,d3,d4,d5:in std_logic_vector(7 downto 0);q:out std_logic_vector(7 downto 0);end select6;architecture behave of select6 is begin q=d0 when choice=000 else d1 when choice=001 else d2 when choice=010 else d3 when choice=011 else d4 when choice=100 else d5;end behave;顶层原理图设计：名师资料总结-精品资料欢迎下载-名师精心整理-第 26 页，共 27 页 -22 名师资料总结-精品资料欢迎下载-名师精心整理-第 27 页，共 27 页 -